一种晶体管制造方法
【专利摘要】本发明提供一种晶体管制造方法，其包括半导体衬底以及半导体衬底上的栅极结构上方依次形成Barc层和图案化的光刻胶层，其中在位于半导体衬底上的栅极结构的上方形成Barc层之前，先于所述栅极结构上方形成一层保护层。之后，在以所述光刻胶层为掩膜，采用含有HBr的气体为刻蚀气体去除所述Barc层过程中，既可确保光刻胶层不被过度腐蚀，以确保光刻胶层上的开口尺寸，又可有效避免栅极结构的硬掩膜层和侧墙受到含有HBr的刻蚀气体的过度刻蚀损伤，以保护栅极结构的栅电极层，并确保半导体器件后续制造过程的顺利进行。
【专利说明】-种晶体管制造方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其是涉及一种晶体管制造方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的特征尺寸不断减小，为了确保器件尺 寸的减小不对半导体器件本身造成损害，集成电路的工作电压也不断地作相应减小。为了 保证集成电路在较小的工作电压下保持较好的性能，集成电路制造过程中，通常采用应变 硅技术（Strained Silicon)在NM0S晶体管上形成具有张应力的沟道区，在PM0S晶体管上 形成压应力的沟道区，增大NM0S晶体管和PM0S晶体管的载流子迁移率，从而增大驱动电 流，提高集成电路的响应速度。在应变硅技术中，嵌入式应力晶体管是应变硅技术应用的热 点。
[0003] 在现有的PM0S晶体管的应力层形成过程中，参考图1所示，包括步骤：先提供包括 PM0S区域和NM0S区域的半导体衬底100,并在所述半导体衬底100表面形成栅极结构10， 所述栅极结构10包括位于所述半导体衬底100上的栅介质层17、位于所述栅介质层17表 面的栅电极层11、在所述栅电极层11表面的硬掩膜层12,以及在所述栅介质层17和栅电 极层11的侧壁上形成侧墙13 ;
[0004] 之后，以光刻胶14 (结合参考图2)覆盖半导体衬底100,通过光刻工艺去除PM0S 区域的光刻胶；并以保留在所述NM0S区域的光刻胶，以及所述侧墙13和硬掩膜层12为掩 膜，先采用干法刻蚀在半导体衬底100上形成开口，再以湿法刻蚀使得所述纵向开口内部 横向延伸，形成" Σ "状的填充开口 15,用于填充如SiGe等应力材料，增强后续形成的PM0S 晶体管的压应力；
[0005] 最后，向所述填充开口 15内的应力材料进行离子掺杂，形成源极区和漏极区。
[0006] 然而，在实际操作过程中，在所述半导体衬底PM0S区域形成的，用于填充应力材 料的开口会出现偏移现象，原本仅位于PM0S区域的开口会延伸至NM0S区域。在28nm的半 导体器件制造中，所述光刻胶14开口增大的跨度d可达到30?40nm(参考图2所示)。在 向PM0S区域的开口中填充应力材料形成应力层后，改变了 PM0S晶体管的载流子迁移率。该 现象直接影响最终形成的半导体器件的性能。
[0007] 因而，在半导体各晶体管的应力层制造过程中，如何确保在半导体衬底上开设的 用于填充应力材料的开口的位置和尺寸，是本领域技术人员亟需解决的问题。
【发明内容】
[0008] 本发明解决的问题是提供一种晶体管制造方法，在应力层制备过程中，确保用于 填充应力材料的开口尺寸和位置。
[0009] 为解决上述问题，本发明提供一种晶体管制造方法，包括：
[0010] 在所述半导体衬底上形成栅极结构，所述半导体衬底包括PM0S区域和NM0S区 域；
[0011] 在所述半导体衬底及栅极结构的表面，由下至上形成第一掩膜层、保护层、Bare 层；
[0012] 在所述NM0S区域覆盖光刻胶层；
[0013] 以所述光刻胶层为掩膜，采用含有HBr的混合气体刻蚀所述Bare层，以去除位于 所述PM0S区域的Bare层；
[0014] 继续以所述光刻胶层为掩膜，依次刻蚀所述保护层和第一掩膜层，直至露出所述 半导体衬底；
[0015] 以所述栅极结构为掩膜刻蚀所述半导体衬底，在所述栅极结构两侧的半导体衬底 内形成开口；
[0016] 在所述开口内填充应力材料，形成应力层。
[0017] 可选地，所述保护层的材料为 A1203、Zr02、Hf02、La20 3、Ta205、Ti02 或 Si02。
[0018] 可选地，形成所述保护层的工艺为CVD工艺。
[0019] 可选地，所述保护层的材料为Si02，形成所述保护层的工艺为02等离子气体氧化 工艺。
[0020] 可选地，所述02等离子气体氧化工艺为：在压力为lOmTorr?500mTorr，功率为 5100?21000W条件下，持续以50?500sccm流量通入包括0 2的等离子气体30?600秒， 氧化所述第一掩膜层。
[0021] 可选地，所述保护层的厚度为10?50埃。
[0022] 可选地，所述混合气体还包括02，其中，HBr和02的流量比为40 :1?200 :1。
[0023] 可选地，所述第一掩膜层的厚度为5?20纳米。
[0024] 可选地，所述应力层的材料为SiGe。
[0025] 可选地，还包括：在形成所述第一掩膜层前，在所述半导体衬底以及栅极结构的表 面形成一层氧化层。
[0026] 可选地，所述光刻胶层的材料为甲基丙烯酸酯聚合物或苯乙烯聚合物。
[0027] 可选地，所述Bare层的材料为聚丙烯酸酯类聚合物。
[0028] 与现有技术相比，本发明的技术方案具有以下优点：
[0029] 在晶体管制造过程中，采用含有HBr的刻蚀气体刻蚀Bare层，去除Bare层时，含 有HBr的刻蚀气体不会过度腐蚀光刻胶层，从而可确保后续在半导体衬底上形成用于填充 应力材料的开口的位置和尺寸。而且，在覆盖于半导体衬底以及栅极结构表面的第一掩膜 层和所述Bare层之间形成的保护层，可作为刻蚀所述Bare层时的刻蚀阻挡层，避免过度刻 蚀所述第一掩膜层，以保护所述第一掩膜层和所述第一掩膜层下方的栅极结构，确保半导 体器件后续制造过程的顺利进行。
【专利附图】
【附图说明】
[0030] 图1是现有技术中的一种CMOS晶体管结构示意图；
[0031] 图2是图1中的C0MS晶体管沿A-A向的剖视结构示意图；
[0032] 图3至图9是本发明一个实施例提供的晶体管制造方法的示意图。
【具体实施方式】
[0033] 正如【背景技术】所述，在应变硅技术应用的PM0S晶体管的应力层形成过程中，在所 述半导体衬底PM0S区域形成的用于填充应力材料的开口会偏移至NM0S区域，使得形成的 PM0S应力层延伸至NM0S区域，从而改变了 PM0S晶体管的载流子迁移率，并影响最终形成的 半导体器件的性能。分析其原因，发明人认为：参考图1所示，在上述PM0S应力层形成过程 中，在光刻胶14沉积前，会先在栅极结构10和半导体衬底100上方沉积一层底部抗反射涂 层（Bottom Anti-reflective coating,简称Bare) 16以降低驻波效应并增强图形对比度。 然而现有的Bare层多为聚丙烯酸酯类聚合物，难以通过显影方式去除，往往需要采用含有 S02和02的混合气体作为干法刻蚀剂去除所述Bare层16。但S02会与光刻胶中的0原子等 成分反应，造成覆盖于NM0S区域的光刻胶腐蚀，并进一步分解，使得光刻胶开口增大。使得 原本仅形成于PM0S区域的开口延伸至NM0S区域，并致使后续形成的PM0S应力层扩至NM0S 区域。
[0034] 为了克服上述缺陷，经发明人研究发现，采用的包括HBr的刻蚀气体，可有效刻蚀 Bare层，且不会对光刻胶层造成多大腐蚀。分析其原因，发明人认为，采用含有HBr的刻蚀 气体刻蚀Bare层过程中，HBr会与光刻胶反应，并在光刻胶的接触面上形成一层结构稳定 地钝化层，从而有效抑制刻蚀气体与光刻胶进一步反应，避免光刻胶的过度腐蚀。这样可确 保后续在以光刻胶和栅极结构为掩膜，在栅极结构两侧的半导体衬底上形成的，用于填充 应力材料的开口尺寸。
[0035] 但实际操作过程中，发明人进一步发现，含有HBr的刻蚀气体不会对光刻胶层造 成过度腐蚀，但却会造成以氮化硅等材料形成的覆盖于栅电极层上方的硬掩膜层损伤，并 影响集成电路后续制造过程中硬掩膜层和侧墙对于栅电极层的保护，甚至玷污栅极结构中 的栅电极层。
[0036] 针对上述缺陷，本发明提供了一种晶体管制造方法。在Bare层下方形成保护层， 以作为所述Bare层的刻蚀阻挡层，在采用包括HBr的刻蚀气体进行半导体衬底刻蚀过程 中，所述保护层可有效保护Bare层下方的硬掩膜层免受腐蚀。
[0037] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0038] 图3至图9是本发明一个实施例提供的晶体管制造方法的结构图。参考图3所示， 提供半导体衬底1〇〇。所述半导体衬底1〇〇可以是单晶硅、多晶硅或非晶硅，也可以是硅、 锗、砷化镓或硅锗化合物。所述半导体衬底100可具有外延层或绝缘层上硅等结构，现有的 半导体衬底皆可作为本发明的半导体衬底，在此不再一一列举。
[0039] 所述半导体衬底100内形成有隔离结构和被隔离结构隔离的有源区，（隔离结构可 以浅沟道隔离结构（Shallow Trench Isolation, STI)。如图所示，所述半导体衬底100的 有源区包括NM0S区域和PM0S区域，其中，所述NM0S区域和PM0S区域通过STI结构（图中 未显示）相隔离。
[0040] 继续参考图3所示，在所述半导体衬底100的有源区表面形成栅极结构20。所述 栅极结构20为共栅结构，其横跨PM0S区域和NM0S区域，而后续在所述NM0S区域和PM0S 区域上形成的NM0S晶体管和PM0S晶体管共用一个栅极。具体地，所述栅极结构20包括位 于所述半导体衬底100表面的栅介质层21、位于所述栅介质层21上方的栅电极层22、栅电 极层22上方的栅电极硬掩膜层24,以及位于半导体衬底100表面、所述栅介质层21和栅电 极层22的两侧形成的侧墙23。
[0041] 具体地，所述栅介质层21的材料为氮氧化硅或氧化铪等高k介质材料；所述栅电 极层22的材料为多晶硅、金属、或其他导电材料。所述栅电极硬掩膜层24的材料可以氮化 硅或者氮氧化硅。本实施中，所述栅电极硬掩膜层24的材料优选为氮化硅。所述侧墙23 的材料可以为氧化硅、氮化硅或者氮氧化硅，所述侧墙23可以为多层堆叠的侧墙结构，本 实施例中，所述侧墙23优选为单层结构的氮化硅侧墙。所述栅极结构20的形成方法可以 参考现有的栅极结构形成工艺，在此不再赘述。
[0042] 参考图4所示，在所述半导体衬底100和所述栅极结构20的表面，由下至上依次 形成第一掩膜层25、保护层26。所述第一掩膜层25优选为氮化娃层，其可米用化学气相沉 积（CVD)工艺形成，其厚度优选为5?20nm。所述保护层26为氧化物保护层，厚度为10? 50埃。本实施例中，所述保护层26优选为采用包括含有0 2的等离子气体氧化所述第一掩 膜层25而形成的二氧化硅层。
[0043] 具体地，所述二氧化硅层26形成步骤为：
[0044] 在压力为 lOmTorr ?5〇OmTorr，功率为 δΙΟΟ ?21000W，持续以 5〇 ?5〇Osccm(标 况毫升每分）流量通入包括〇2的等离子气体30?600秒，以氧化所述第一掩膜层25,从而 在所述第一掩膜层25上方形成所述二氧化硅层26。此时，形成的所述氧化硅层26厚度为 10?50埃。在后续刻蚀去除所述Bare层27过程中，所述保护层26可作为Bare层27的 刻蚀阻挡层，在刻蚀Bare层27完毕后，所述保护层26可阻止刻蚀气体进一步渗入所述第 一掩膜层25,避免所述第一掩膜层25和栅电极硬掩膜层24的腐蚀，以保护所述栅电极层 22,并确保半导体后续制造流程的顺利进行。
[0045] 当然，所述保护层26的材质并不局限于Si02，且其形成工艺并不局限于上述采 用等离子气体氧化所述第一掩膜层25。如所述保护层26也可以是，采用诸如CVD和ALD (Atomic layer deposition,原子层沉积）等工艺，在所述第一掩膜层25上方形成的包括 A1203、Zr02、Hf02、La20 3、Ta205、Ti02 或 Si02 为材料的保护层 26。
[0046] 结合参考图5所示，在所述保护层26上方覆盖一层Bare层27和光刻胶层。并 经抛光、显影工艺，除去覆盖于所述PM0S区域的光刻胶层，保留覆盖于所述NM0S区域的光 刻胶层28。本实施例中，所述光刻胶层28优选为248nm的苯乙烯聚合物，或是193nm的无 "C=C"和苯环结构的甲基丙烯酸聚合物，如2-甲基-2金刚烷醇丙烯酸醇，甲瓦龙酸内酯丙 烯酸酯。所述Barec层27完全覆盖所述栅极结构20,其表面呈平整端面结构。所述Bare 层27优选为聚丙烯酸酯类聚合物，且所述聚丙烯酸酯类聚合物中可添加有能够吸收后续 光刻胶显影过程中吸收对应波长的物质，该吸收波长的物质与后续所用的光刻胶性质相对 应。如，若光刻胶采用248nm的苯乙烯聚合物，所述Bare层27优选添加如蒽、萘，及其衍生 物等多苯物质以吸收波长；若所述光刻胶层27采用193nm的无"C=C"和苯环的甲基丙烯酸 聚合物，所述Bare层27中可添加单苯物质以吸收波长。所述Bare层27可采用CVD工艺 形成。在对所述光刻胶层28进行显影过程中，所述Bare层27可有效防止"驻波现象"，从 而增大光刻工艺窗口、提高光刻条宽控制。
[0047] 结合参考图6和图7所示，其中，图6为图5中B-B向的剖面示意图，图7为图5中 C-C向的剖面示意图。以所述光刻胶层28为掩膜，刻蚀位于所述PM0S区域的Bare层27。 现有的半导体制造过程中，所述Bare层27无法通过显影方式去除，因而在PM0S区域的所 述光刻胶层去除后，露出所述Bare层27。本实施例中，优选采用含有HBr和02的气体为蚀 刻气体，刻蚀去除所述Bare层，直至露出位于所述半导体衬底100上方的所述保护层26。
[0048] 其具体工艺可为：在压力为2mTorr?50mTorr、功率为100?1000W，采用偏正电 压50V?500V条件下，HBr流量为2059sccm，0 2流量为10?500sccm条件下，去除裸露的 所述Bare层27。在实际操作中，发明人发现，所述保护层26可有效阻止HBr和0 2的蚀刻 气体进一步刻蚀及渗透，所述保护层26有效保护了位于所述保护层26下方的第一掩膜层 25〇
[0049] 所述刻蚀气体还可进一步包括Cl2、NF3、SF 6、CF4和C0中的一种或多种，从而进一 步提高对于半导体衬底100的刻蚀效果。其中，优选地，Cl 2、NF3、SF6、CF4和C0总量与HBr 的流量比为〇. 1?2: 5。该范围内，既可提高刻蚀气体对于所述Bare层27的刻蚀速率，同 时确保覆盖于NM0S区域的所述光刻胶层28不会过量腐蚀。除此之外，所述刻蚀气体刻蚀 所述Bare时，可同时通入He和/或Ar。其中，He作为稀释气体，可有效提高刻蚀均匀度， 从而提高刻蚀工艺的稳定性和安全性，Ar可有效增加刻蚀气体的轰击能量以提高干法刻蚀 速率。优选地，He和Ar的总量与HBr的体积比为10?30:1。
[0050] 在所述Bare层27去除后，经过扫描电子显微镜检测，覆盖于NM0S区域的光刻胶 层28与PM0S区域相邻处被腐蚀的量不足10nm(S卩，图2中，d的数值小于10nm)，该偏差完 全可满足关键尺寸28nm的半导体器件的误差要求。且所述第一掩膜层25结构未受损伤。 该结果证明，所述第一掩膜层25上方的所述保护层26,有效阻止包含HBr和0 2的蚀刻气体 对第一掩膜层25的进一步刻蚀。
[0051] 之后，继续以所述光刻胶层28为掩膜，采用包括CF4、CHF3、0 2, Ar，He中的一种或 多种气体刻蚀去除所述保护层26,露出所述第一掩膜层25。
[0052] 值得注意的是，在本实例中，所述Bare层27和保护层26皆采用干法刻蚀方式 去除，实际使用过程中，也可仅针对后续在所述半导体衬底1〇〇上形成的开口图案在所述 Bare层27以及保护层26上形成对应的开口，以保证后续对于半导体衬底100刻蚀的顺利 进行。只要不影响最终形成的半导体器件的性能，部分的所述Bare层27和保护层26可能 保留在最终形成的半导体器件中，这些都为本领域技术人员常用技术，在此不再赘述。
[0053] 结合参考图8所示，以所述侧墙23、栅电极硬掩膜层24以及覆盖于NM0S区域的 光刻胶层28为掩膜，采用包括CF 4、CHF3、CH2F2, CHF3, 02, He，Ar中的一种或多种气体作为刻 蚀气体，以各向异性刻蚀工艺去除所述第一掩膜层25直至露出半导体衬底20。值得注意 的是，此时，基于各向异性刻蚀工艺特性，刻蚀所述第一掩膜层25露出所述半导体衬底100 表面后，在所述侧墙23上还保留了少许厚度的所述第一掩膜层32,形成增厚的侧墙33,相 对于原先侧墙23,所述侧墙33在扩大了在所述半导体衬底100上的覆盖范围。在完成对所 述第一掩膜层25的刻蚀工艺后，再次以所述侧墙33、栅电极硬掩膜层24以及覆盖于NM0S 区域的光刻胶层28为掩膜干法刻蚀所述半导体衬底100,在所述半导体衬底100上，位于 PM0S区域的栅极结构20的侧墙33的两侧的形成开口 29。本实施例中，通过干法刻蚀形成 的开口 29呈直线形，并在后续工艺中，参考图9所示，可进一步采用湿法刻蚀工艺进一步 刻蚀所述开口 29,以形成呈" Σ "状的填充开口 30,并向所述" Σ "状的填充开口 30内填充 SiGe，形成PM0S应力层。
[0054] 其中，在干法刻蚀所述半导体衬底20,以形成开口 29过程中，基于刻蚀完所述第 一掩膜层25之后，增厚之后的侧墙33可有效调节后续形成的" Σ "状的填充开口 30的顶 角相对于栅极的位置，避免刻蚀形成的填充开口 30过度深入栅极下方从而造成漏电。
[0055] 在本发明的另一实施例中，在所述第一掩膜层25形成前，先在所述半导体衬底20 上方形成一层氧化物层，所述氧化物层可通过热氧化工艺或是CVD工艺形成，以作为刻蚀 所述第一掩膜层25的刻蚀阻挡层。在所述第一掩膜层25的刻蚀工艺中，有效避免对于所 述栅电极硬掩膜层24的损伤。
[0056] 其中，所述第一掩膜层25和所述栅极结构10的栅电极硬掩膜层24均采用氮化硅 作为材料，而所述第一掩膜层25和栅电极硬掩膜层24之间的所述氧化层材料优选为Si0 2。
[0057] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种晶体管制造方法，其特征在于，包括： 在所述半导体衬底上形成栅极结构，所述半导体衬底包括PMOS区域和NMOS区域； 在所述半导体衬底及栅极结构的表面，由下至上形成第一掩膜层、保护层、Bare层； 在所述NMOS区域覆盖光刻胶层； 以所述光刻胶层为掩膜，采用含有HBr的混合气体刻蚀所述Bare层，以去除位于所述 PMOS区域的Bare层； 继续以所述光刻胶层为掩膜，依次刻蚀所述保护层和第一掩膜层，直至露出所述半导 体衬底； 以所述栅极结构为掩膜刻蚀所述半导体衬底，在所述栅极结构两侧的半导体衬底内形 成开口； 在所述开口内填充应力材料，形成应力层。
2. 如权利要求1所述的晶体管制造方法，其特征在于，所述保护层的材料为A1203、 Zr02、Hf02、La203、Ta20 5、Ti02 或 Si02。
3. 如权利要求2所述的晶体管制造方法，其特征在于，形成所述保护层的工艺为CVD工 艺。
4. 如权利要求2所述的晶体管制造方法，其特征在于，所述保护层的材料为Si02，形成 所述保护层的工艺为〇 2等离子气体氧化工艺。
5. 如权利要求4所述的晶体管制造方法，其特征在于，所述02等离子气体氧化工艺为： 在压力为lOmTorr?500mTorr，功率为5100?21000W条件下，持续以50?500sccm流量 通入包括〇 2的等离子气体30?600秒，氧化所述第一掩膜层。
6. 如权利要求1?5任一项所述的晶体管制造方法，其特征在于，所述保护层的厚度为 10?50埃。
7. 如权利要求1所述的晶体管制造方法，其特征在于，所述混合气体还包括02，其中， HBr和02的流量比为40 :1?200 :1。
8. 如权利要求1所述的晶体管制造方法，其特征在于，所述第一掩膜层的厚度为5? 20纳米。
9. 如权利要求1所述的晶体管制造方法，其特征在于，所述应力层的材料为SiGe。
10. 如权利要求1所述的晶体管制造方法，其特征在于，还包括：在形成所述第一掩膜 层前，在所述半导体衬底以及栅极结构的表面形成一层氧化层。
11. 如权利要求1所述的晶体管制造方法，其特征在于，所述光刻胶层的材料为甲基丙 烯酸酯聚合物或苯乙烯聚合物。
12. 如权利要求1所述的晶体管制造方法，其特征在于，所述Bare层的材料为聚丙烯酸 酯类聚合物。
【文档编号】H01L21/8238GK104103589SQ201310124029
【公开日】2014年10月15日 申请日期:2013年4月10日 优先权日:2013年4月10日
【发明者】张海洋, 隋运奇 申请人:中芯国际集成电路制造(上海)有限公司