本发明涉及半导体器件技术领域，尤其涉及一种沟槽igbt芯片。
背景技术：
绝缘栅双极晶体管(igbt)是一种将mosfet和双极性晶体管(bjt)结合在一起的功率半导体器件，即具有mosfet管输入阻抗高、响应速度快，又具有bjt管通态压降低、电流密度大等特点，被广泛应用于轨道交通，智能电网，电动汽车，新能源开发等领域。
随着沟槽技术在igbt器件结构中的成熟应用，成功实现将电流沟道由表面横向转为体内纵向，有效消除平面栅体内的jfet效应，同时缩小了元胞尺寸，使沟道密度不再受芯片表面积限制，极大提高元胞密度，从而大幅度提升芯片电流密度。但随着沟槽栅密度的增加，芯片饱和电流过大，弱化了芯片的短路性能，从而影响了芯片的短路安全工作区。所以现代沟槽栅芯片普遍采用含有陪栅和/或陪阱的陪区(dummyarea)以平衡短路电流和导通损耗之间的折衷关系。但是大量陪区(陪栅和陪阱)的存在，导致芯片的寄生电容对芯片的开通和关断产生不利的影响。
技术实现要素：
本发明针对上述现有技术的不足，提供了一种沟槽igbt芯片，包括：
n型衬底；
多个条形沟槽栅极，其分别位于所述n型衬底上表面向下刻蚀而成的多个沟槽内，并沿所述n型衬底表面延伸且平行分布；
多个辅助栅极，其分别位于所述n型衬底上表面向下刻蚀而成的多个沟槽内，并垂直于所述条形沟槽栅极的长度方向，以将所述多个条形沟槽栅极之间的区域隔离为多个有源区和多个陪区，所述有源区和陪区交替排列；其中，所述有源区设置有n+区、p+区、p阱区和n阱区：所述陪区未设置n+区、p+区、p阱区和n阱区；
发射极金属层，其与所述n+区和p+区接触。
在一个实施例中，所述陪区设置有条形陪栅极，所述条形陪栅极悬空或接地，且所述条形陪栅极不与所述条形沟槽栅极和辅助栅极接触。
在一个实施例中，所述条形陪栅极的整个上表面与所述发射极金属层接触。
在一个实施例中，所述条形陪栅极的部分上表面与所述发射极金属层接触。
在一个实施例中，所述条形陪栅极的整个上表面浮空。
在一个实施例中，所述陪区未设置条形陪栅极。
在一个实施例中，所述n+区，其位于所述有源区的表面；所述p+区，其与所述n+区接触，且其长度小于所述条形沟槽栅极之间的距离；所述p阱区，其位于所述p+区的下方，且其长度等于所述条形沟槽栅极之间的距离；所述n阱区，其位于所述p阱区的下方，且其长度等于所述条形沟槽栅极之间的距离。
在一个实施例中，所述n+区的中间位置设置为凹槽，所述凹槽底部设置有所述p+区，所述p+区与所述发射极金属层接触。
在一个实施例中，所述p+区位于所述n+区的中间位置，且与所述发射极金属层接触。
在一个实施例中，所述n型衬底下方还包括穿通型结构、软穿通型结构或非穿通型结构。
在一个实施例中，所述软穿通型结构包括：
n型缓冲层，其位于所述n型衬底的下表面；
阳极p区，其位于所述n型缓冲层的下表面；
阳极金属层，其位于所述阳极p区的下表面。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
1)本发明通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
2)本发明通过改变沟槽igbt芯片的结构，例如增加了辅助栅极、在陪区未设置n阱区和p阱区以及在陪区增加了陪栅极，增强了n阱区的电子注入功能，从而降低芯片导通压降且没有牺牲芯片耐压能力。
3)本发明沟槽igbt芯片的陪区中除条形陪栅极以外的区域和基区结构相同，没有设置n阱区和p阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。
4)本发明通过合理放置辅助栅极的位置，从而有效调节短路电流能力和芯片内热分布，进一步优化芯片导通压降，关断损耗和短路安全工作区三者间的折衷关系。
5)本发明在陪区放置条形陪栅极，通过悬空或接地的方式，改变沟槽igbt芯片的输入和输出电容，从而调节沟槽igbt芯片的开关速度和栅电阻对开关速度的控制能力。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例一的沟槽igbt芯片的结构示意图；
图2为本发明实施例一的沟槽igbt芯片沿ab方向的元胞剖面结构示意图；
图3为本发明实施例一的沟槽igbt芯片沿ab方向的元胞剖面结构与金属互连示意图；
图4为本发明实施例一的沟槽igbt芯片沿cd方向的元胞剖面结构示意图；
图5为本发明实施例一的沟槽igbt芯片沿cd方向的元胞剖面结构与金属互连示意图；
图6为本发明实施例二的沟槽igbt芯片的结构示意图；
图7为本发明实施例三的沟槽igbt芯片的结构示意图；
图8为本发明实施例四的沟槽igbt芯片的结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
图1为本发明实施例一的沟槽igbt芯片的结构示意图。如图1所示，可以包括n型衬底1、多个条形沟槽栅极2、多个辅助栅极3、条形陪栅极4、n+区5、p+区61、p阱区7、n阱区8、氧化层9、发射极金属层10、n型缓冲层11、阳极p区12和阳极金属层13。
多个条形沟槽栅极2，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并沿n型衬底1表面延伸且平行分布。
多个辅助栅极3，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并垂直于条形沟槽栅极2的长度方向，以将多个条形沟槽栅极2之间的区域隔离为多个有源区和多个陪区，有源区和陪区交替排列。
通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极3，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
在有源区内，沟道工作区和条形沟槽栅极2平行并位于条形沟槽栅极2附近，具体结构和传统沟槽igbt芯片的结构类似，包含n+区5、p+区61、p阱区7和n阱区8。
具体地，n+区5，其位于有源区的表面。p+区61，其与n+区5接触，且其长度小于条形沟槽栅极2之间的距离。p阱区7，其位于p+区61的下方，且其长度等于条形沟槽栅极2之间的距离。n阱区8，其位于p阱区7的下方，且其长度等于条形沟槽栅极2之间的距离。
在本实施例中，如图2和图3所示，n+区5的中间位置设置为凹槽60，凹槽60底部设置有p+区61。通过浅槽刻蚀将n+区5、p+区61和发射极金属层10接触，为载流子提供输运通道。在n+区5的中间位置设置凹槽60对沟槽igbt芯片的反偏安全工作区有帮助，尤其对于中高压器件。
在陪区设置有条形陪栅极4，且条形陪栅极4不与条形沟槽栅极2和辅助栅极3接触。陪区除了条形陪栅极4以外的其他区域的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。并且，通过合理放置辅助栅极3的位置，从而有效调节短路电流能力和芯片内热分布，进一步优化芯片导通压降，关断损耗和短路安全工作区三者间的折衷关系。
本实施例通过改变沟槽igbt芯片的结构，例如增加了辅助栅极3、在陪区未设置n阱区和p阱区以及在陪区增加了陪栅极，增强了n阱区8的电子注入功能，从而降低芯片导通压降且没有牺牲芯片耐压能力。
如图4和图5所示，条形陪栅极4可以采取接地设计。接地设计可以为：条形陪栅极4的整个上表面与发射极金属层10接触，或者条形陪栅极4的部分上表面与发射极金属层10接触。条形陪栅极4还可以采取悬空设计。悬空设计可以为：条形陪栅极4的整个上表面浮空。在陪区放置条形陪栅极4，通过悬空或接地的方式，改变沟槽igbt芯片的输入和输出电容，从而调节沟槽igbt芯片的开关速度和栅电阻对开关速度的控制能力。
需要说明的是，本发明实施例的条形陪栅极4不限于上述设计，还可以通过版图设计实现其他的连接方式，均视为本发明范围。
本实施例沟槽igbt芯片的背部结构可以为穿通型结构、软穿通型结构或非穿通型结构。软穿通型结构包括n型缓冲层11、阳极p区12和阳极金属层13。其中，n型缓冲层11位于n型衬底1的下表面，阳极p区12位于n型缓冲层11的下表面，阳极金属层13位于阳极p区12的下表面。
综上所述，本发明实施例通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰。在陪区放置条形陪栅极，通过悬空或接地的方式，改变沟槽igbt芯片的输入和输出电容，从而调节沟槽igbt芯片的开关速度和栅电阻对开关速度的控制能力。陪区除了条形陪栅极以外的其他区域的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。在n+区的中间位置设置凹槽对沟槽igbt芯片的反偏安全工作区有帮助，尤其对于中高压器件。
实施例二
图6为本发明实施例二的沟槽igbt芯片的结构示意图。如图6所示，可以包括n型衬底1、多个条形沟槽栅极2、多个辅助栅极3、n+区5、p+区61、p阱区7、n阱区8、氧化层9、发射极金属层10、n型缓冲层11、阳极p区12和阳极金属层13。
多个条形沟槽栅极2，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并沿n型衬底1表面延伸且平行分布。
多个辅助栅极3，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并垂直于条形沟槽栅极2的长度方向，以将多个条形沟槽栅极2之间的区域隔离为多个有源区和多个陪区，有源区和陪区交替排列。
通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极3，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
在有源区内，沟道工作区和条形沟槽栅极2平行并位于条形沟槽栅极2附近，具体结构和传统沟槽igbt芯片的结构类似，包含n+区5、p+区61、p阱区7和n阱区8。
具体地，n+区5，其位于有源区的表面。p+区61，其与n+区5接触，且其长度小于条形沟槽栅极2之间的距离。p阱区7，其位于p+区61的下方，且其长度等于条形沟槽栅极2之间的距离。n阱区8，其位于p阱区7的下方，且其长度等于条形沟槽栅极2之间的距离。
在本实施例中，n+区5的中间位置设置为凹槽60，凹槽60底部设置有p+区61。通过浅槽刻蚀将n+区5、p+区61和发射极金属层10接触，为载流子提供输运通道。在n+区5的中间位置设置凹槽60对沟槽igbt芯片的反偏安全工作区有帮助，尤其对于中高压器件。
在陪区设置未设置条形陪栅极，陪区的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。
本实施例通过改变沟槽igbt芯片的结构，例如增加了辅助栅极3、在陪区未设置n阱区和p阱区，增强了n阱区8的电子注入功能，从而降低芯片导通压降且没有牺牲芯片耐压能力。
本实施例沟槽igbt芯片的背部结构可以为穿通型结构、软穿通型结构或非穿通型结构。软穿通型结构包括n型缓冲层11、阳极p区12和阳极金属层13。其中，n型缓冲层11位于n型衬底1的下表面，阳极p区12位于n型缓冲层11的下表面，阳极金属层13位于阳极p区12的下表面。
综上所述，本发明实施例通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰。陪区的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。在n+区的中间位置设置凹槽对沟槽igbt芯片的反偏安全工作区有帮助，尤其对于中高压器件。
实施例三
图7为本发明实施例三的沟槽igbt芯片的结构示意图。如图7所示，可以包括n型衬底1、多个条形沟槽栅极2、多个辅助栅极3、条形陪栅极4、n+区5、p+区62、p阱区7、n阱区8、氧化层9、发射极金属层10、n型缓冲层11、阳极p区12和阳极金属层13。
多个条形沟槽栅极2，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并沿n型衬底1表面延伸且平行分布。
多个辅助栅极3，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并垂直于条形沟槽栅极2的长度方向，以将多个条形沟槽栅极2之间的区域隔离为多个有源区和多个陪区，有源区和陪区交替排列。
通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极3，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
在有源区内，沟道工作区和条形沟槽栅极2平行并位于条形沟槽栅极2附近，具体结构和传统沟槽igbt芯片的结构类似，包含n+区5、p+区62、p阱区7和n阱区8。
具体地，n+区5，其位于有源区的表面。p+区62，其与n+区5接触，且其长度小于条形沟槽栅极2之间的距离。p阱区7，其位于p+区62的下方，且其长度等于条形沟槽栅极2之间的距离。n阱区8，其位于p阱区7的下方，且其长度等于条形沟槽栅极2之间的距离。在本实施例中，p+区62位于n+区5的中间位置，且n+区5、p+区62与发射极金属层10接触，为载流子提供输运通道。
在陪区设置有条形陪栅极4，且条形陪栅极4不与条形沟槽栅极2和辅助栅极3接触。陪区除了条形陪栅极4以外的其他区域的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。并且，通过合理放置辅助栅极3的位置，从而有效调节短路电流能力和芯片内热分布，进一步优化芯片导通压降，关断损耗和短路安全工作区三者间的折衷关系。
本实施例通过改变沟槽igbt芯片的结构，例如增加了辅助栅极3、在陪区未设置n阱区和p阱区以及在陪区增加了陪栅极，增强了n阱区8的电子注入功能，从而降低芯片导通压降且没有牺牲芯片耐压能力。
条形陪栅极4可以采取接地设计。接地设计可以为：条形陪栅极4的整个上表面与发射极金属层10接触，或者条形陪栅极4的部分上表面与发射极金属层10接触。条形陪栅极4还可以采取悬空设计。悬空设计可以为：条形陪栅极4的整个上表面浮空，。在陪区放置条形陪栅极4，通过悬空或接地的方式，改变沟槽igbt芯片的输入和输出电容，从而调节沟槽igbt芯片的开关速度和栅电阻对开关速度的控制能力。
需要说明的是，本发明实施例的条形陪栅极4不限于上述设计，还可以通过版图设计实现其他的连接方式，均视为本发明范围。
本实施例沟槽igbt芯片的背部结构可以为穿通型结构、软穿通型结构或非穿通型结构。软穿通型结构包括n型缓冲层11、阳极p区12和阳极金属层13。其中，n型缓冲层11位于n型衬底1的下表面，阳极p区12位于n型缓冲层11的下表面，阳极金属层13位于阳极p区12的下表面。
综上所述，本发明实施例通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰。在陪区放置条形陪栅极，通过悬空或接地的方式，改变沟槽igbt芯片的输入和输出电容，从而调节沟槽igbt芯片的开关速度和栅电阻对开关速度的控制能力。陪区除了条形陪栅极以外的其他区域的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。
实施例四
图8为本发明实施例四的沟槽igbt芯片的结构示意图。如图8所示，可以包括n型衬底1、多个条形沟槽栅极2、多个辅助栅极3、n+区5、p+区62、p阱区7、n阱区8、氧化层9、发射极金属层10、n型缓冲层11、阳极p区12和阳极金属层13。
多个条形沟槽栅极2，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并沿n型衬底1表面延伸且平行分布。
多个辅助栅极3，其分别位于n型衬底1上表面向下刻蚀而成的多个沟槽内，并垂直于条形沟槽栅极2的长度方向，以将多个条形沟槽栅极2之间的区域隔离为多个有源区和多个陪区，有源区和陪区交替排列。
通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极3，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
在有源区内，沟道工作区和条形沟槽栅极2平行并位于条形沟槽栅极2附近，具体结构和传统沟槽igbt芯片的结构类似，包含n+区5、p+区62、p阱区7和n阱区8。
具体地，n+区5，其位于有源区的表面。p+区62，其与n+区5接触，且其长度小于条形沟槽栅极2之间的距离。p阱区7，其位于p+区62的下方，且其长度等于条形沟槽栅极2之间的距离。n阱区8，其位于p阱区7的下方，且其长度等于条形沟槽栅极2之间的距离。
在本实施例中，p+区62位于n+区5的中间位置，且n+区5、p+区62与发射极金属层10接触，为载流子提供输运通道。
在陪区设置未设置条形陪栅极，陪区的结构和基区相同，都未设置n+区5、p+区62、p阱区7和n阱区8，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。
本实施例通过改变沟槽igbt芯片的结构，例如增加了辅助栅极3、在陪区未设置n阱区和p阱区，增强了n阱区8的电子注入功能，从而降低芯片导通压降且没有牺牲芯片耐压能力。
本实施例沟槽igbt芯片的背部结构可以为穿通型结构、软穿通型结构或非穿通型结构。软穿通型结构包括n型缓冲层11、阳极p区12和阳极金属层13。其中，n型缓冲层11位于n型衬底1的下表面，阳极p区12位于n型缓冲层11的下表面，阳极金属层13位于阳极p区12的下表面。
综上所述，本发明实施例通过在沟槽igbt芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰。在陪区设置未设置条形陪栅极，陪区和基区结构相同，没有设置陪区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。陪区的结构和基区相同，都未设置n+区、p+区、p阱区和n阱区，从而大幅度降低沟槽igbt的输入和输出电容，优化芯片开关性能，如开通和关断损耗和开通和关断速度等。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。