本发明构思涉及集成电路器件和制造其的方法，更具体地，涉及容易被制造为具有小尺寸和期望的有效功函数因而具有优异的器件可靠性的集成电路器件以及制造该集成电路器件的方法。
背景技术：
随着集成电路和半导体器件已变得更小且更高度集成，出现了与电阻相关的问题以及有效功函数的增加。结果，制造具有期望的阈值电压的器件越来越困难。
技术实现要素：
本发明构思提供了集成电路器件，其容易被制造为具有小尺寸和期望的有效功函数，使得集成电路器件具有优异的器件可靠性。
本发明构思还提供了制造集成电路器件的方法，该集成电路器件容易被制造为具有小尺寸和期望的有效功函数，使得集成电路器件具有优异的器件可靠性。
根据本发明构思的一方面，提供了一种集成电路器件，其包括：半导体衬底；限定半导体衬底的有源区域的器件隔离层；在有源区域上的栅极绝缘层；在栅极绝缘层上的栅极堆叠，其中栅极堆叠包括金属碳化物层和在金属碳化物层上的金属层，以及其中金属碳化物层包括具有约0.01at％到约15at％的碳含量的至少一个层；在栅极堆叠的侧壁上的间隔物；以及提供在栅极堆叠两侧的杂质区域。
根据本发明构思的另一方面，提供了一种集成电路器件，其包括：半导体衬底；器件隔离层，限定半导体衬底的有源区域；至少一个纳米片，在与有源区域的顶表面隔开的位置处以面对有源区域的顶表面，所述至少一个纳米片具有沟道区域；栅极，设置在所述至少一个纳米片下方和所述至少一个纳米片上，其中栅极包括金属碳化物层和金属氮化物层中的至少一个；栅极绝缘层，插置在所述至少一个纳米片与栅极之间；以及杂质区域，在所述至少一个纳米片两侧设置于有源区域上。
根据本发明构思的另一方面，提供一种集成电路器件，其包括：半导体衬底；限定半导体衬底的有源区域的器件隔离层；在有源区域上的栅极绝缘层；在栅极绝缘层上的栅极堆叠，其中栅极堆叠包括金属碳化物层和在金属碳化物层上的金属层，其中金属碳化物层包括具有不同的碳含量的第一金属碳化物层和第二金属碳化物层，第一金属碳化物层和第二金属碳化物层包括相同类型的金属；在栅极堆叠的侧壁上的间隔物；以及提供在栅极堆叠两侧的杂质区域。
根据本发明构思的另一方面，提供了一种制造集成电路器件的方法，该方法包括：在半导体衬底的有源区域上形成栅极绝缘层；在栅极绝缘层上形成金属碳化物层，其中形成金属碳化物层包括供应作为用于形成金属碳化物层的第一金属前体的第一有机金属化合物、吹扫过量的第一有机金属化合物、形成包含来自第一金属前体的金属的第一层、以及执行氢等离子体处理以从金属碳化物层去除碳；在金属碳化物层上形成金属层；以及在金属层的两侧形成杂质区域。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1a是根据本发明构思的一实施方式的集成电路器件的透视图；
图1b是示出图1a的集成电路器件的沿线a-a截取的剖面的侧剖视图；
图2是图1b的栅极堆叠的左下部分的局部放大图；
图3a至3c是显示根据本发明构思的非限制性实施方式的金属碳化物层的碳浓度相对于其厚度的曲线图；
图4a和4b是示出根据本发明构思的另外的实施方式的集成电路器件的剖视图；
图5是根据本发明构思的另外的实施方式的集成电路器件的剖视图；
图6a是示出根据本发明构思的另一实施方式的集成电路器件的剖视图；
图6b是显示图6a的集成电路器件的金属碳化物层的碳浓度相对于其厚度的曲线图；
图7a至7c示出根据本发明构思的另一实施方式的集成电路器件的基本部分；
图8a和8b是图7b的部分a的局部放大图；
图9a至9f是示出根据本发明构思的一实施方式的制造集成电路器件的方法的剖视图；
图10a至10c是示出根据本发明构思的另一实施方式的制造集成电路器件的方法的侧剖视图；
图11a和11b是示出形成金属碳化物层的方法的框图；
图12a是可用于执行根据本发明构思的实施方式的制造集成电路器件的方法的集成电路器件制造设备400的示例的主要元件的示意性俯视图；以及
图12b是用于说明可形成构成图12a所示的集成电路器件制造设备的多个工艺腔室中的至少一个的工艺腔室的主要元件的视图。
具体实施方式
当在此使用时，术语“和/或”包括一个或更多个相关所列举项目的任何及所有组合。当在一列元素之后时，诸如“……中的至少一个”的表述修饰整列元素而不修饰该列的单独元素。
虽然涉及根据本发明构思的一些实施方式的集成电路器件的附图示出了包括鳍形图案的沟道区域的鳍型晶体管(鳍型场效应晶体管，finfet)，但本发明构思不限于此。根据本发明构思的一些实施方式的集成电路器件可以包括隧穿fet、包含纳米线的晶体管、包含纳米片的晶体管、或三维(3d)晶体管。此外，根据本发明构思的一些实施方式的集成电路器件可以包括双极结型晶体管、横向双扩散晶体管(ldmos)等。
根据本发明构思的一实施方式，提供了一种集成电路器件，其包括半导体衬底、限定半导体衬底的有源区域的器件隔离层、在有源区域上的栅极绝缘层、在栅极绝缘层上的栅极堆叠、在栅极堆叠的侧壁上的间隔物、以及提供在栅极堆叠的两侧的杂质区域。
图1a是根据本发明构思的一实施方式的集成电路器件100的透视图。图1b是示出图1a的集成电路器件100的沿线a-a截取的剖面的侧剖视图。
参照图1a和1b，提供半导体衬底101，并且半导体衬底101的有源区域fa可以由器件隔离层110限定。
半导体衬底101可以包括iii-v族材料和iv族材料中的至少一种。iii-v族材料可以是包括至少一种iii族元素和至少一种v族元素的二元、三元或四元化合物。iii-v族材料可以是包括in、ga和al中的至少一种元素作为iii族元素以及as、p和sb中的至少一种元素作为v族元素的化合物。例如，iii-v族材料可以选自inp、inzga1-zas(0≤z≤1)和alzga1-zas(0≤z≤1)。二元化合物可以是例如inp、gaas、inas、insb和gasb中的一种。三元化合物可以是ingap、ingaas、alinas、ingasb、gaassb和gaasp中的一种。iv族材料可以是si和/或ge。然而，根据本发明构思可用于形成薄膜的iii-v族材料和iv族材料不限于上述示例。
iii-v族材料和诸如ge的iv族材料可以用作沟道材料以形成低功率且高速的晶体管。高性能互补金属氧化物半导体(cmos)可以通过使用由具有比si衬底高的电子迁移率的iii-v族材料(例如gaas)以及具有比si衬底高的空穴迁移率的半导体材料形成的半导体衬底(例如，包括ge的sige半导体衬底)而形成。在一些实施方式中，当意图在半导体衬底101中形成n型沟道时，半导体衬底101可以由上述iii-v族材料中的任何一种或sic形成。在一些另外的实施方式中，当意图在半导体衬底101中形成p型沟道时，半导体衬底101可以由sige形成。
在一些实施方式中，半导体衬底101可以是绝缘体上硅(soi)衬底。
器件隔离层110可以具有浅沟槽隔离(sti)结构，并包括例如硅氧化物。
栅极绝缘层130可以提供在有源区域fa上。栅极绝缘层130可以包括界面层131和高k绝缘层133。
界面层131可以包括具有约9或更小的介电常数的低k绝缘层。在一些实施方式中，界面层131可以由硅氧化物、硅氮氧化物或其组合形成。在一些另外的实施方式中，界面层131可以由硅酸盐、硅酸盐与硅氧化物的组合、或硅酸盐与硅氮氧化物的组合形成。在一些实施方式中，界面层131可以具有约0.5nm到约2nm的厚度。然而，本发明构思不限于此。
高k绝缘层133可以包括具有比硅氧化物高的介电常数的金属氧化物。例如，高k绝缘层133可以具有约10到约25的介电常数。高k绝缘层133可以由选自由铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、钽钪钽氧化物、铅锌铌酸盐和其组合组成的组的材料形成，但不限于此。
栅极堆叠gs可以提供在栅极绝缘层130上。栅极堆叠gs可以包括功函数调整层140和栅电极150。
栅电极150可以包括导电阻挡层151和金属层153。
金属层153可以包括选自由钛(ti)、钨(w)、铝(al)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)和钯(pd)组成的组的至少一种金属。
导电阻挡层151可以由诸如钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)或铪氮化物(hfn)的二元金属氮化物以及诸如钛铝氮化物(tialn)、钽铝氮化物(taaln)或铪铝氮化物(hfaln)的三元金属氮化物形成。导电阻挡层151可以由单层或者其中堆叠两层或更多层的复合层形成。
功函数调整层140可以包括第一金属碳化物层143a和第二金属碳化物层143b。第一金属碳化物层143a可以包括第一浓度的碳。第二金属碳化物层143b可以包括第二浓度的碳。在一些实施方式中，第一浓度可以高于第二浓度。在一些另外的实施方式中，第一浓度可以低于第二浓度。
在一些实施方式中，第一浓度可以从约0.01at％到约15at％，第二浓度可以从约15at％到约30at％。在一些另外的实施方式中，第二浓度可以从约0.01at％到约15at％，第一浓度可以从约15at％到约30at％。
第一金属碳化物层143a和第二金属碳化物层143b可以由选自由钛(ti)、钽(ta)、钌(ru)、铌(nb)、钼(mo)、铝(al)、铪(hf)、镧(la)、钒(v)和钨(w)组成的组的至少一种金属形成。例如，第一金属碳化物层143a和第二金属碳化物层143b可以每个为tialc、taalc、wc、vc、hfalc、rualc、nbalc、moalc、laalc、walc、valc等。然而，本发明构思不限于此。
在一些实施方式中，第一金属碳化物层143a和第二金属碳化物层143b可以包括相同类型的金属，并且仅在碳含量上有所不同。例如，第一金属碳化物层143a和第二金属碳化物层143b可以是tialc、taalc、wc、vc、hfalc、rualc、nbalc、moalc、laalc、walc和vaic中的任何一种，并且可以仅在碳含量上有所不同。
虽然第二金属碳化物层143b在图1a和1b中被示出为位于第一金属碳化物层143a上，但是第一金属碳化物层143a也可以位于第二金属碳化物层143b上。
第一金属碳化物层143a和第二金属碳化物层143b中包含的碳源自金属元素的前体中包含的烃组分，并且是实现低电阻的障碍，因此，低电阻可以通过使用具有低碳含量的第一金属碳化物层143a和第二金属碳化物层143b来获得。低电阻还允许第一金属碳化物层143a和第二金属碳化物层143b的更小的厚度，从而导致更低的有效功函数。因此，可以在保持可靠性的同时制造更小的集成电路器件。
虽然不含碳的功函数调整层140可以通过利用经由使用金属靶的物理气相沉积(pvd)来制造，但是当集成电路器件的尺寸非常小时，难以形成共形层，因而利用pvd的这种制造方法可能难以应用于集成电路器件的制造。
绝缘间隔物121可以沿着栅极堆叠gs和栅极绝缘层130的侧壁提供。绝缘间隔物121可以由具有约7或更小的介电常数的低介电常数绝缘材料形成。当在此使用时，术语“低介电常数”可以表示小于7的介电常数。在一些实施方式中，绝缘间隔物121可以是siocn、sicn、sibn、sibcn或其组合。
在鳍型有源区域fa中，杂质区域123可以形成在栅极堆叠gs和栅极绝缘层130的两侧上。杂质区域123可以包括从鳍型有源区域fa外延生长的半导体层。杂质区域123可以由掺杂有杂质的半导体层形成，并用作源极/漏极区域。在一些实施方式中，杂质区域123可以由杂质掺杂si、杂质掺杂sige或杂质掺杂sic形成。
具有在比鳍型有源区域fa的其它区域的顶表面低的水平处的顶表面的鳍凹陷可以形成在鳍型有源区域fa的一部分中。杂质区域123可以包括在鳍凹陷上外延生长的半导体层。在一些实施方式中，杂质区域123可以具有包括多个外延生长的sige层的嵌入的sige结构。多个sige层可以具有不同的ge含量。在一些另外的实施方式中，杂质区域123可以由外延生长的si层或外延生长的sic层形成。
杂质区域123可以具有升高的源极/漏极(rsd)结构，该升高的源极/漏极(rsd)结构具有在比鳍型有源区域fa的顶表面高的水平处的顶表面。
杂质区域123可以通过穿透层间绝缘层180的接触193电连接到另一集成电路或半导体器件。此外，硅化物层191可以提供在杂质区域123与接触193之间，以减小杂质区域123与接触193之间的表面电阻、接触电阻等。硅化物层191可以包括铂(pt)、镍(ni)、钴(co)等。
在一些实施方式中，第一金属碳化物层143a的碳含量可以从约0.01at％到约15at％，并且第一金属碳化物层143a的一部分的碳浓度可以朝向栅极绝缘层130逐渐地变化。图2是图1b的栅极堆叠gs的左下部分的局部放大图。
参照图2，第一金属碳化物层143a中的碳浓度可以相对于离栅极绝缘层130的距离而逐渐减小(曲线a)或增大(曲线b)。在一些实施方式中，第一金属碳化物层143a的仅一部分的碳浓度可以相对于第一金属碳化物层143a的厚度方向而逐渐变化(增大或减小)。
类似地，金属碳化物层可以具有各种组分，只要金属碳化物层包括相对低的碳浓度(从约0.01at％到约15at％)的层。图3a至3c是显示根据本发明构思的非限制性实施方式的金属碳化物层的碳浓度相对于该层的厚度的曲线图。在图3a至3c中，横轴表示在厚度方向上离金属碳化物层的表面的距离，纵轴表示对应位置处的碳浓度。
参照图3a，金属碳化物层143包括具有均匀且相对高的碳浓度的第一金属碳化物层143a、以及具有均匀且相对低的碳浓度的第二金属碳化物层143b。
具有期望的有效功函数和阈值电压的集成电路器件可以通过调节第一金属碳化物层143a和第二金属碳化物层143b的每个的厚度(由图3a-3c的水平方向上的长度表示)、以及第一金属碳化物层143a和第二金属碳化物层143b的碳浓度(由图3a-3c的竖直方向上的长度表示)来制造。
如上所述，因为碳源自金属元素的前体中包含的烃组分，所以只要利用使用有机金属化合物的原子层沉积方法，碳掺入就是不可避免的。根据本发明构思，通过降低不可避免地被包括的碳的含量，可以降低有效功函数并且可以获得期望的阈值电压。稍后将详细描述降低碳含量的方法。
参照图3b，金属碳化物层143可以具有四个层。也就是，金属碳化物层143可以包括具有相对高且均匀的碳浓度的第一金属碳化物层143a和第三金属碳化物层143c、以及具有相对低且均匀的碳浓度的第二金属碳化物层143b和第四金属碳化物层143d。
参照图3c，第一金属碳化物层143a如在图3a中那样具有恒定的碳浓度，而第二金属碳化物层143b具有根据位置而变化的碳浓度。因此，可以避免在一定深度处的应力的过度集中。在图3c中，虽然第二金属碳化物层143b的碳浓度以凹曲线的形式被示出为根据位置而变化，但是碳浓度也可以线性地变化或者以凸曲线的形式变化。
本发明构思不限于上述实施方式，低浓度的金属碳化物层和高浓度的金属碳化物层可以以各种方式被包括在金属碳化物层143中。
图4a和4b是示出根据本发明构思的另外的实施方式的集成电路器件100a和100b的剖视图。
首先，参照图4a，集成电路器件100a与图1b所示的集成电路器件100不同在于，它还包括第一功函数调整氮化物层141。因此，这里将省略对共同部分的描述。
除了金属碳化物层143之外，集成电路器件100a的功函数调整层140还包括第一功函数调整氮化物层141。第一功函数调整氮化物层141可以是金属的氮化物层，并且可以是包括钛(ti)、钽(ta)、铪(hf)、钨(w)、钼(mo)、铂(pt)、钌(ru)、铱(ir)和铝(al)中的至少一种的氮化物层。
接着，参照图4b，集成电路器件100b与图4a所示的集成电路器件100a不同在于，它还包括第二功函数调整氮化物层145。因此，这里将省略对共同部分的描述。
除了金属碳化物层143和第一功函数调整氮化物层141之外，集成电路器件100b的功函数调整层140还包括第二功函数调整氮化物层145。第二功函数调整氮化物层145可以是p掺杂金属的氮化物层，并且可以是包括钛(ti)、钽(ta)、铪(hf)、钨(w)、钼(mo)、铂(pt)、钌(ru)、铱(ir)和铝(al)中的至少一种的p掺杂氮化物层。
第一功函数调整氮化物层141和第二功函数调整氮化物层145可以在厚度和成分上被调整，使得它们具有期望的功函数。此外，因为有效功函数可以通过使用第一金属碳化物层143a和第二金属碳化物层143b来精确地控制，所以可以获得具有更高性能的集成电路器件。
图5是根据本发明构思的另外的实施方式的集成电路器件100c的剖视图。
参照图5，集成电路器件100c具有比图4a和4b所示的集成电路器件100a和100b短的沟道长度。因此，可以限制沟道区域中可容纳的层的厚度和数量。在具有足够的沟道长度的集成电路器件100a和100b中，栅电极150可以被容纳在由金属碳化物层143限定的凹陷中。然而，在集成电路器件100c的情况下，因为凹陷在形成金属碳化物层143的同时被完全掩埋，所以栅电极150设置在金属碳化物层143上。
金属碳化物层143可以包括具有不同碳浓度的第一金属碳化物层143a和第二金属碳化物层143b。在一些实施方式中，第二金属碳化物层143b可以被接收在由第一金属碳化物层143a限定的凹陷内。第二金属碳化物层143b可以填充由第一金属碳化物层143a限定的凹陷。
在图5中，第二金属碳化物层143b被示出为具有i形，但是它也可以形成为具有t形(未示出)。当第二金属碳化物层143b形成为具有t形时，栅电极150可以接触第二金属碳化物层143b的顶表面并且可以不接触第一金属碳化物层143a的顶表面。
阻挡层147可以插置在栅极绝缘层130与第一金属碳化物层143a之间。阻挡层147可以由单层或者两层或更多层的多层形成。阻挡层147可以包括诸如钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)或铪氮化物(hfn)的二元金属氮化物以及诸如钛铝氮化物(tialn)、钽铝氮化物(taaln)或铪铝氮化物(hfaln)的三元金属氮化物。
图6a是示出根据本发明构思的另一实施方式的集成电路器件100d的剖视图。图6b是显示图6a的集成电路器件100d的金属碳化物层的碳浓度相对于厚度方向上的距离的曲线图。
参照图6a和6b，除了金属碳化物层143'的碳浓度始终均匀之外，集成电路器件100d与图4a所示的集成电路器件100a相同。其中碳浓度在金属碳化物层143'的整个厚度上基本均匀的集成电路器件100d可以通过在形成金属碳化物层143'的整个过程中持续应用减小金属碳化物层143'中的碳浓度的工艺而获得。
由于在形成金属碳化物层143'的整个过程中持续执行用于减小金属碳化物层143'中的碳浓度的工艺，碳浓度可以小于15at％。因此，可以减小有效的功函数，并且可以制造更薄的器件。
根据本发明构思，容易制造尺寸小并具有期望的有效功函数的集成电路器件，因而根据本发明构思的集成电路器件的器件可靠性是优异的。
图7a至7c示出根据本发明构思的另一实施方式的集成电路器件200a的基本部分。详细地，图7a是集成电路器件200a的俯视图。图7b是沿图7a中的线xb-xb'截取的剖视图。图7c是沿图7a中的线yc-yc'截取的剖视图。
参照图7a至7c，集成电路器件200a包括衬底210、与衬底210间隔开并沿与衬底210的主表面延伸的方向平行的方向(x方向)延伸的纳米片220或多个纳米片、以及围绕纳米片220的至少一部分的栅极230。
在一些实施方式中，衬底210可以是硅衬底。在一些实施方式中，衬底210可以形成从以下选择的器件：诸如系统大规模集成(lsi)、逻辑电路或cmos成像传感器(cis)的图像传感器、诸如闪速存储器、dram、sram、eeprom、pram、mram或rram的存储器、或微机电系统(mems)。
有源区域214通过绝缘层212被限定在衬底210中。多个阱可以形成在衬底210的有源区域214中。
纳米片220或多个纳米片的每个包括沟道区域222。栅极230围绕纳米片220的沟道区域222的至少一部分。
纳米片220可以由iv族半导体、iv-iv族化合物半导体或iii-v族化合物半导体形成。在一些实施方式中，纳米片220可以由si、ge或sige形成。在一些另外的实施方式中，纳米片220可以由ingaas、inas、gasb、insb或其组合形成。
栅极绝缘层232插置在纳米片220的沟道区域222与栅极230之间。
在一些实施方式中，栅极绝缘层232可以由硅氧化物层、硅氮氧化物层、具有比硅氧化物层高的介电常数的高k电介质层或其组合形成。例如，栅极绝缘层232中可使用的高k电介质层的示例可以包括但不限于hfo2、hfsio、hfsion、hftao、hftio、hfzro、锆氧化物、铝氧化物和hfo2-al2o3合金或其组合。
在一些实施方式中，栅极230可以包括掺杂多晶硅、金属或其组合。例如，栅极230可以由al、cu、ti、ta、w、mo、tan、nisi、cosi、tin、wn、tial、tialn、tacn、tac、tasin或其组合形成，但不限于此。
延伸到纳米片220的两端的一对半导体层240沿着垂直于衬底210的主表面的方向(z方向)形成在衬底210上。在一些实施方式中，半导体层240可以由sige层、ge层、sic层或ingaas层形成，但不限于此。
半导体层240可以由通过外延工艺从衬底210和纳米片220再生长的半导体层形成。在一些实施方式中，半导体层240可以由与衬底210和纳米片220的材料不同的材料形成。
该对半导体层240的每个包括杂质区域242。杂质区域242可以通过将n型杂质离子或p型杂质离子注入到半导体层240中而形成。杂质区域242可以形成至由虚线指示的深度d。例如，杂质区域242可以包括但不限于掺杂sige层、掺杂ge层、掺杂sic层或掺杂ingaas层。
在一些实施方式中，深度d可以在比最靠近衬底210的栅极230的底表面230b高的水平处，如图7b所示。然而，本发明构思不限于所示示例。
形成在该对半导体层240中的一对杂质区域242与纳米片220的两端接触，并且可以沿垂直于衬底210的主表面的方向(z方向)延伸到比纳米片220高的水平处。
纳米片220的与杂质区域242相邻的两端被覆盖栅极230的侧壁的外绝缘间隔物250覆盖。
因为外绝缘间隔物250与参照图1a和1b描述的绝缘间隔物121基本相同，所以这里将省略其详细描述。
外绝缘间隔物250的一部分和杂质区域242被层间绝缘层260覆盖。杂质区域242连接到穿透层间绝缘层260的接触262。金属硅化物层264可以形成在杂质区域242与接触262之间。由于金属硅化物层264形成在杂质区域242的表面上，所以可以减小杂质区域242的电阻和接触262的电阻。在一些实施方式中，金属硅化物层264可以由钴硅化物层形成，但不限于此。在一些实施方式中，可以省略金属硅化物层264。
一对内绝缘间隔物270形成在衬底210与纳米片220之间。该对内绝缘间隔物270插置在栅极230与杂质区域242之间。内绝缘间隔物270可以由与栅极绝缘层232的材料不同的材料形成。
在衬底210与纳米片220之间，栅极绝缘层232从纳米片220的沟道区域222的表面延伸到内绝缘间隔物270的侧壁的表面，从而插置在栅极230与内绝缘间隔物270之间。
在一些实施方式中，内绝缘间隔物270可以由与栅极绝缘层232的材料不同的材料形成。在一些实施方式中，内绝缘间隔物270可以由具有比构成栅极绝缘层232的材料小的介电常数的材料形成。在一些实施方式中，内绝缘间隔物270可以由iv族半导体的氧化物、iv-v族化合物半导体的氧化物、iii-v族化合物半导体的氧化物、或硅氧化物形成。例如，内绝缘间隔物270可以由sige的氧化物、inp的氧化物或硅氧化物形成，但不限于此。
外绝缘间隔物250和内绝缘间隔物270在沿着与衬底210的主表面延伸的方向垂直的方向(z方向)彼此垂直重叠的位置处形成于衬底210上的不同水平处。在一些实施方式中，内绝缘间隔物270可以由与构成外绝缘间隔物250的材料不同的材料形成。在一些实施方式中，内绝缘间隔物270可以由具有比构成外绝缘间隔物250的材料小的介电常数的材料形成。
集成电路器件200a可以构成晶体管。在一些实施方式中，当n型阱形成在衬底210的有源区域214中并且p型杂质掺杂到半导体层240中以形成源极/漏极区域时，集成电路器件200a可以是pmos晶体管。在一些另外的实施方式中，当p型阱形成在衬底210的有源区域214中并且n型杂质掺杂到半导体层240中以形成源极/漏极区域时，集成电路器件200a可以是nmos晶体管。
mos晶体管的载流子迁移率对器件的功耗和开关性能具有很大影响。通过提高载流子迁移率，可以提高开关速度并能够实现低电压操作，这允许功耗的降低。在一些实施方式中，纳米片220的沟道区域222可以具有应变沟道，从而提高构成mos晶体管的集成电路器件200a中的载流子迁移率。
在一示例中，当集成电路器件200a构成pmos晶体管时，为了提供具有应变沟道的纳米片220，纳米片220可以由si形成，并且连接到纳米片220的两端的一对杂质区域242可以由掺杂sige或掺杂ge形成。在另一示例中，当集成电路器件200a构成pmos晶体管时，为了提供具有应变沟道的纳米片220，纳米片220可以由ge形成，并且该对杂质区域242可以由sige形成。在另一示例中，当集成电路器件200a构成nmos晶体管时，为了提供具有应变沟道的纳米片220，纳米片220可以由si形成，并且该对杂质区域242可以由掺杂sic形成。
图8a和8b是图7b的部分a的局部放大图。
参照图8a，更详细地显示了栅极230的插入沟道区域222之间的空间中的部分。
栅极230可以包括金属层238、金属碳化物层236和金属氮化物层234。当栅极230的制造按照层在沟道区域222的处于最上水平处的顶表面上堆叠的次序时，由图8a明显的是，金属氮化物层234、金属碳化物层236和金属层238按此次序顺序地形成。然而，因为两个沟道区域222之间的空间特别是该空间的竖直宽度较窄，所以当金属碳化物层236在形成金属氮化物层234之后形成时，两个沟道区域222之间的空间可以被完全填充。因此，金属层238可以不形成在两个沟道区域222之间的空间中。然而，本发明构思不排除金属层238在两个沟道区域222之间的空间中的形成。
金属碳化物层236可以包括具有不同碳含量的第一金属碳化物层236a和第二金属碳化物层236b。第一金属碳化物层236a可以形成为沿着金属氮化物层234的表面基本上共形。第二金属碳化物层236b可以沿着第一金属碳化物层236a的表面基本上共形地形成。
在两个沟道区域222之间的空间中，第一金属碳化物层236a可以沿着金属氮化物层234的表面基本上共形地延伸，从而在中心形成空隙。在一些实施方式中，第二金属碳化物层236b可以填充该空隙。
在一些实施方式中，第一金属碳化物层236a的碳浓度可以从约0.01at％到约15at％，第二金属碳化物层236b的碳浓度可以从约15at％到约30at％，高于第一金属碳化物层236a的碳浓度。在另一实施方式中，第一金属碳化物层236a的碳浓度可以高于第二金属碳化物层236b的碳浓度。
在一些实施方式中，金属氮化物层234的氮含量可以从约1at％到约30at％。在另外的实施方式中，金属氮化物层234的氮含量可以从约5at％到约40at％。
参照图8b，金属氮化物层234可以包括具有不同氮含量的第一金属氮化物层234a和第二金属氮化物层234b。第一金属氮化物层234a可以沿着栅极绝缘层232的表面基本上共形地延伸。第二金属氮化物层234b可以沿着第一金属氮化物层234a的表面基本上共形地延伸。
在两个沟道区域222之间的空间中，金属氮化物层234可以沿着栅极绝缘层232的表面基本上共形地延伸，以在中心形成空隙。在一些实施方式中，金属碳化物层236可以填充该空隙。
在一些实施方式中，第一金属氮化物层234a的氮浓度可以从约1at％到约30at％，第二金属氮化物层234b的氮浓度可以从约5at％到约40at％，高于第一金属氮化物层234a的氮浓度。在另一实施方式中，第一金属氮化物层234a的氮浓度可以高于第二金属氮化物层234b的氮浓度。
在一些实施方式中，金属碳化物层236的碳含量可以从约1at％到约30at％。
本领域普通技术人员将理解，图8a所示的实施方式和图8b所示的实施方式可以彼此组合。在这种情况下，将理解，金属碳化物层236和金属氮化物层234的每个可以包括两个层，这两个层的每个具有与另一个相比不同的碳浓度和氮浓度。
图9a至9f是示出根据本发明构思的一实施方式的制造集成电路器件(诸如，例如如图1a和1b中所描绘的集成电路器件100)的方法的剖视图。
图9a至9f是顺序地示出根据本发明构思的一实施方式的制造半导体器件的方法的剖视图。在图9a至9f中，剖面aa和bb分别表示图1a的剖面aa和bb。
参照图9a，虚设栅电极120d可以在其上通过器件隔离层110限定鳍型有源区域fa的半导体衬底101上形成，然后间隔物材料层121m可以沉积在半导体衬底101的整个表面和虚设栅电极120d的整个表面上。
以上已经参照图1描述了半导体衬底101，因而这里将省略其进一步描述。
虚设栅电极120d可以由例如多晶硅形成，但不限于此。虚设栅电极120d可以被提供以确保稍后用于形成栅电极的位置和空间。
间隔物材料层121m可以包括上述低介电常数材料层，并且可以使用与参照图1描述的绝缘间隔物121相同的材料作为间隔物材料层121m。
参照图9b，绝缘间隔物121通过各向异性地蚀刻间隔物材料层121m而形成。绝缘间隔物121可以形成在虚设栅电极120d的侧壁上。绝缘间隔物121也可以形成在虚设栅电极120d两侧的鳍型有源区域fa的侧壁上。
参照图9c，鳍型有源区域fa可以通过使用虚设栅电极120d和绝缘间隔物121作为蚀刻掩模而被部分地去除。
可以执行各向异性蚀刻和/或各向同性蚀刻以部分地去除鳍型有源区域fa。具体地，部分蚀刻可以通过组合各向异性蚀刻和各向同性蚀刻来执行，以暴露形成在虚设栅电极120d的侧壁上的绝缘间隔物121的下表面的至少一部分。
详细地，可以在预定深度处对暴露的鳍型有源区域fa执行各向异性蚀刻，并且可以通过湿蚀刻执行各向同性蚀刻。用于湿蚀刻的蚀刻剂的示例可以包括nh4oh溶液、三甲基氢氧化铵(tmah)、hf溶液、nh4f溶液或其混合物，但不限于此。
凹陷通过各向异性蚀刻被形成，其中绝缘间隔物121用作蚀刻掩模，如图9c所示暴露绝缘间隔物121的下表面的一部分的凹陷r可以通过对凹陷进一步执行湿蚀刻而获得。具体地，凹陷r可以在杂质区域处暴露绝缘间隔物121的下表面的至少一部分。
在一些实施方式中，可以省略执行以暴露绝缘间隔物121的下表面的一部分的湿蚀刻。
接着，源极/漏极材料层可以形成在凹陷r中以形成杂质区域123。源极/漏极材料层可以由si、sic或sige形成，但本发明构思不限于此。源极/漏极材料层可以例如通过外延生长形成。杂质可以在源极/漏极材料层的外延生长期间被原位注入或者通过形成源极/漏极材料层之后的离子注入被原位注入。此外，杂质区域123可以具有在比鳍型有源区域fa的顶表面高的水平处的顶表面。
然后，层间绝缘层180可以形成在杂质区域123上。层间绝缘层180可以是例如硅氧化物，但不限于此。
参照图9d，虚设栅电极120d可以被去除以形成栅极沟槽gt。半导体衬底101的顶表面的一部分可以由栅极沟槽gt暴露。半导体衬底101的由栅极沟槽gt暴露的部分可以对应于稍后将制造的半导体器件的沟道区域。
虚设栅电极120d可以通过例如干蚀刻或湿蚀刻被去除。
参照图9e，界面层131可以形成在栅极沟槽gt中。接着，高k材料层133m、第一金属碳化物材料层143am、第二金属碳化物材料层143bm、阻挡材料层151m和间隙填充金属材料层153m分别顺序地形成在界面层131、栅极沟槽gt的侧壁和层间绝缘层180的顶表面上。具体地，高k材料层133m、第一金属碳化物材料层143am、第二金属碳化物材料层143bm和阻挡材料层151m的每个可以沿其下方的表面共形地形成。此外，间隙填充金属材料层153m可以被形成以填充由阻挡材料层151m形成的沟槽。
高k材料层133m、第一金属碳化物材料层143am、第二金属碳化物材料层143bm、阻挡材料层151m和间隙填充金属材料层153m可以通过原子层沉积(ald)、化学气相沉积(cvd)或pvd工艺独立地形成。然而，形成上述层的方法不限于此。在一些实施方式中，第一金属碳化物材料层143am和第二金属碳化物材料层143bm中的至少一个可以通过使用远程氢等离子体处理的ald工艺形成。
参照图9f，如图1a和1b所示的集成电路器件100可以通过平坦化间隙填充金属材料层153m、阻挡材料层151m、第二金属碳化物材料层143bm、第一金属碳化物材料层143am和高k材料层133m的顶表面直到暴露层间绝缘层180的顶表面、以及形成接触193而最终获得。平坦化可以例如通过化学机械抛光(cmp)执行。然而，平坦化的方法不限于此。
接触193可以连接到形成源极/漏极区域的杂质区域123。接触193可以包括接触导电阻挡层193b和布线层193a。在一些实施方式中，接触导电阻挡层193b可以由钛氮化物、钽氮化物、钨氮化物、钛碳氮化物或其组合形成，但不限于此。在一些实施方式中，布线层193a可以由掺杂半导体、诸如cu、ti、w或al的金属、诸如镍硅化物、钴硅化物、钨硅化物或钽硅化物的金属硅化物、或其组合形成，但不限于此。栅电极150和接触193可以通过层间绝缘层180彼此电绝缘。
虽然图9a至9f示出了源极/漏极区域(其为杂质区域)具有rsd结构，但本发明构思不限于此。例如，杂质区域123可以是形成在与鳍型有源区域fa对应的区域中的杂质掺杂区域。
图10a至10c是示出根据本发明构思的另一实施方式的制造集成电路器件(诸如，例如如图7a-7c中所描绘的集成电路器件200a)的方法的侧剖视图。
参照图10a，多个牺牲层270m和多个纳米片半导体层ns在衬底210上被交替地堆叠并图案化，以限定有源区域214。例如，牺牲层270m可以是sige，并且纳米片半导体层ns可以由si形成。然而，本发明构思不限于此。
接着，绝缘层212形成在通过图案化形成的凹陷中。
绝缘层212可以由氟化硅酸盐玻璃(fsg)、无掺杂硅酸盐玻璃(usg)、硼磷硅酸盐玻璃(bpsg)、磷硅酸盐玻璃(psg)、可流动氧化物(fox)、等离子体增强原硅酸四乙酯(pe-teos)或东燃硅氮烷(tonensilazene)(tosz)形成，但不限于此。
参照图10b，在形成虚设栅极230d之后，外绝缘间隔物250形成在虚设栅极230d的两侧，并且牺牲层270m和纳米片半导体层ns的暴露部分可以使用外绝缘间隔物250作为蚀刻掩模被蚀刻。
然后，将形成为源极/漏极区域的杂质区域242可以通过外延生长而形成。
参照图10c，在去除虚设栅极230d和牺牲层270m并形成内绝缘间隔物270之后，栅极绝缘层232可以形成在虚设栅极230d的去除之后暴露的部分上。
通过进一步形成可包括金属氮化物层234和金属碳化物层236的栅极230并且形成金属硅化物层264和接触262，可以获得如图7a-7c所示的集成电路器件200a。
图11a和11b是示出形成金属碳化物层236的方法的框图。
图11a示出根据本发明构思的一实施方式的用于通过使用原子层沉积(ald)方法而形成诸如金属碳化物层或金属氮化物层的材料层的循环。因此，可以重复图11a的循环直到形成期望厚度的材料层。
第一金属m1的金属前体可以在其中装载半导体衬底的反应室中被脉冲处理，从而将第一金属m1的金属前体吸收到：半导体衬底；或者半导体衬底上的层。第一金属m1可以包括将要形成在半导体衬底的暴露表面上的任何金属，并且金属可以是例如钛(ti)、钽(ta)、钨(w)、铝(al)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镧(la)、钒(v)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)或钯(pd)。
第一金属m1的金属前体可以是其中第一金属m1与烃部分相键合的有机金属化合物。具体地，第一金属m1可以通过配位键与烃部分相键合。
作为脉冲处理的结果，第一金属m1的金属前体可以通过化学吸附牢固地结合到半导体衬底，其中第一金属m1的金属前体的与半导体衬底直接接触的分子形成单层。然而，第一金属m1的过量金属前体可以被弱吸附在该单层上，其可以通过随后的吹扫工艺被去除。
接着，包括第一金属m1的单层可以通过将第一金属m1的被化学吸附的金属前体暴露于反应物而形成。例如，源自烃部分的碳可以被掺入包括第一金属m1的单层中。
随后，通过用第二金属m2的金属前体脉冲处理包括第一金属m1的单层、经由随后的吹扫工艺去除第二金属m2的过量金属前体、以及将第二金属m2的金属前体暴露于反应物以形成包括第二金属m2的单层，包括第二金属m2的单层可以形成在包括第一金属m1的单层上。其中第二金属前体包含铝(al)。
接着，通过供应使用远程方法形成的氢等离子体来执行氢等离子体处理。虽然本发明构思不受任何特定理论的限制，但推测，先前掺入的碳在氢等离子体处理期间与氢反应从而例如以甲烷(ch4)的形式被蒸发和去除。换言之，材料层的碳含量可以通过执行氢等离子体处理而减小。
通过重复该过程，可以形成金属碳化物层。
当形成金属氮化物层时，可以对金属前体材料执行用于形成金属氮化物层的处理，然后可以对其执行氮等离子体处理。通过使用远程方法执行其中产生氮等离子体的氮等离子体处理，可以增加金属氮化物层中的氮含量。
图11b示出根据本发明构思的另一实施方式的用于通过使用ald方法形成材料层的循环。在该循环期间存在不经历等离子体处理的子循环，并且可以应用上述形成材料层的循环，使得执行n次子循环就执行一次整个循环。
例如，在执行两次子循环之后，可以执行一次氢等离子体处理(在形成金属氮化物层的情况下执行氮等离子体处理)，从而完成一个循环。
同样地，可以重复图11b的循环直到形成期望厚度的材料层。
因为以上已经描述了形成包括第一金属m1的层和形成包括第二金属m2的层的方法，所以这里将省略其详细描述。然而，如果即使在金属m2的第二金属前体的吸附和反应结束之后，子循环的循环次数仍未达到n，则该方法返回到金属m1的第一金属前体的吸附和反应过程而不执行等离子体处理。n可以是大于1的整数。
通过组合或改变参照图11a和11b描述的方法，本领域普通技术人员将意识到各种沉积方法。具体地，本领域普通技术人员将意识到参照图11a和11b描述的方法可以被适当地组合以获得碳含量如图2或图3c所示的逐渐变化。
图12a是示出可用于执行根据本发明构思的实施方式的制造集成电路器件的方法的集成电路器件制造设备400的示例的主要元件的示意性俯视图。
参照图12a，集成电路器件制造设备400包括：多个真空互锁腔室410，能够容纳其上安装多个基板w的盒子414；多个工艺腔室420，在其中可以对半导体基板w执行预定的半导体器件制造工艺；以及转移腔室430。
转移腔室430包括用于运送基板w的机械臂432，并且可以与多个工艺腔室420和真空互锁腔室410连通。集成电路器件制造设备400还可以包括对准腔室440，其用于使基板w(预定的半导体器件制造工艺将在工艺腔室420中在基板w上执行)在一个方向上对准。
集成电路器件制造设备400包括组合装置(clustertool)，其包括位于中心的转移腔室430、以及连接在转移腔室430周围的真空互锁腔室410、多个工艺腔室420和对准腔室440。
多个工艺腔室420可以构成除气腔室，在除气腔室中可以执行用于从基板w去除诸如水分或杂质的异物的除气工艺。
图12b是用于说明可构成组成图12a所示的集成电路器件制造设备400的多个工艺腔室420中的至少一个的工艺腔室420b的主要元件的视图。
参照图12b，工艺腔室420b可以用于执行原子层沉积工艺、热处理工艺和/或等离子体处理工艺。工艺腔室420b可以提供有被密封而与外部隔离的单独空间，从而去除留在基板w上的诸如水分和杂质的异物。
工艺腔室420b可以包括：加热器452，其用于将基板w加热到相对高的温度，例如约300℃到约500℃；旋转卡盘454，其在工艺腔室420b的下部中在与加热器452对应的位置处使基板w旋转；以及晶片保持器458，其用于从旋转卡盘454升起基板w。晶片保持器458可以包括支撑基板w的多个销456。
晶片保持器458可以用于降低装载于晶片保持器458上的基板w，从而将基板w放置在旋转卡盘454上。放置在旋转卡盘454上的基板w可以通过使用加热器452被加热。
真空排气装置470可以连接到工艺腔室420b。真空排气装置470可以减小工艺腔室420b内部的压力以维持真空状态。真空排气装置470可以包括：排气管线472和474，其可以与工艺腔室420b连通使得工艺腔室420b内的气体被排出到外部；以及低真空泵476和高真空泵478，分别安装在排气管线472和474上。
气体供应单元480以及连接到从气体供应单元480到工艺腔室420b的气体供应路径的远程等离子体源490可以连接到工艺腔室420b。远程等离子体源490可以设置在适当的位置，用于将反应性远程等离子体源供应到工艺腔室420b中的基板w上。可以供应从气体供应单元480到远程等离子体源490形成工艺气体所需的含氮气体和/或含氢气体，并且这些工艺气体可以在远程等离子体源490中离解并转移到基板w。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行在形式和细节上的各种改变而不背离所附权利要求的精神和范围。因此，对本发明构思的实施方式的任何预期修改将不被认为超出本发明构思。
本申请要求享有2017年11月3日向韩国知识产权局提交的韩国专利申请第10-2017-0146176号的权益，其公开通过引用全文合并于此。