本发明涉及半导体技术领域，尤其是一种功率器件芯片及其制造方法。
背景技术：
沟槽型垂直双扩散场效应晶体管的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
目前，沟槽型垂直双扩散场效应晶体管的发展方向是：降低开关速度和开关损耗、减小芯片面积、降低导通电阻、提高器件耐压。由于相邻的元胞尺寸缩小，意味着可以在相同面积下集成更多的器件，从而意味着所并联的电阻越多，等效的总导通也越小，单个面积减小。相邻的元胞尺寸缩小，既可以起到降低总导通电阻的作用，也可以减小芯片面积，降低器件制造成本。
沟槽型垂直双扩散场效应晶体管需要在沟槽内通过热氧化形成二氧化硅绝缘层，然后填充导电多晶硅形成栅极。沟槽底部的二氧化硅绝缘层需要承受很高的电压，沟槽底部的二氧化硅绝缘层耐压能力非常关键。然而，在干法和湿法刻蚀过程中都无法避免对沟槽内壁和底部造成损伤，形成损伤层，导致在沟槽底部形成的二氧化硅绝缘层通常质量不好，容易漏电且耐压能力差，极大的限制了沟槽结构在高压功率器件中的应用。
技术实现要素：
本发明要解决的技术问题是提供一种功率器件芯片，该功率器件芯片通过设置复合结构的隔离层，从而提升所述功率器件芯片的耐压。
为解决上述技术问题，本发明采用下述技术方案：该功率器件芯片包括：
第一导电类型的衬底；
位于所述衬底的上表面的第一导电类型的外延层；
位于在所述外延层内的沟槽，所述沟槽具有底部和侧壁；
位于所述外延层内且与所述侧壁邻接的第二导电类型的体区；
位于所述体区内的第一导电类型的源区；
填充在所述沟槽内的多晶硅栅；
位于所述多晶硅栅与所述外延层之间的隔离层，所述隔离层包括：位于所述侧壁的介质层；位于所述底部的复合层，所述复合层包括位于所述外延层内的氧化硅埋层、位于所述氧化硅埋层的上表面的硅外延层和位于所述硅外延层的上表面的氧化硅层；
位于所述外延层及所述多晶硅栅的上表面的钝化层；
位于所述钝化层的上表面且分别接触所述源区和所述体区的源极金属和接触所述多晶硅栅的栅极金属层；
位于所述衬底的下表面的漏极金属。
本发明提供的所述功率器件芯片包括位于所述多晶硅栅和所述外延层之间的隔离层，所述隔离层包括位于所述沟槽的侧壁的介质层和位于所述沟槽的底部的复合层，所述复合层为复合结构，所述复合层的设置便于增大了位于所述沟槽的底部的所述隔离层的厚度，从而有效提升所述功率器件芯片的耐压性能；所述复合层包括位于所述外延层内的氧化硅埋层、位于所述氧化硅埋层的上表面的硅外延层及位于所述硅外延层的上表面的氧化硅层，由于硅外延层的引入，寄生电容变小；氧化硅层由于晶格结构与硅不匹配的问题，其随着厚度增加应力会逐渐增大而出现开裂或脱落的问题，所述复合层的设置可实现应力分层释放，这样便可以通过增大所述复合层的厚度来提升所述功率器件芯片的击穿电压。
相应地，本发明还提供一种功率器件芯片的制造方法，其包括以下步骤：
s1：提供第一导电类型的衬底；
s2：在所述衬底上表面生长第一导电类型的外延层；
s3：从所述外延层的上表面刻蚀所述外延层并形成位于所述外延层内的沟槽，所述沟槽具有底部和侧壁；
s4：生长介质层，所述介质层包括位于所述底部的第一部分、位于所述侧壁的表面的第二部分和位于所述外延层的上表面的第三部分；
s5：去除所述介质层的第一部分；
s6：在所述底部生长硅外延层；
s7：通过氧离子注入在所述底部形成位于所述外延层内且接触所述硅外延层的氧离子注入层；
s8：通过热氧化将所述氧离子注入层转化为氧化硅埋层，并在所述硅外延层的上表面生长氧化硅层；
s9：形成填充在所述沟槽内的多晶硅栅；
s10：在所述外延层内形成与所述侧壁邻接的第二导电类型的体区；
s11：在所述体区内形成第一导电类型的源区；
s12：在所述外延层及所述多晶硅栅的上表面形成钝化层；
s13：形成接触所述源区和所述体区的源极金属和接触所述多晶硅栅的栅极金属；
s14：在所述衬底的下表面生长漏极金属。
本发明提供的所述功率器件芯片的制造方法通过采用硅外延、氧离子注入和热氧化的方法形成位于所述沟槽底部的复合结构，该复合结构包括所述氧化硅埋层、所述硅外延层和所述氧化硅层，所述氧化硅埋层通过氧离子注入和热氧化的方式形成，可有效避免刻蚀损伤对所述氧化硅埋层质量的影响，从而提升所述功率器件芯片的可靠性；所述硅外延层的加入可以减小应力和寄生电容，提升所述功率器件芯片的耐压性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例提供的功率器件芯片的剖面结构示意图；
图2是本发明一实施例提供的功率器件芯片的制造方法的流程示意图；
图3至图18是本发明一实施例提供的功率器件芯片的形成过程的剖面结构示意图。
附图标记说明：
10：衬底；20：外延层；30：沟槽；301：底部；302：侧壁；40：体区；50：源区；60：多晶硅栅；60a：多晶硅层；70：隔离层；701：介质层；701a：第一部分；701b：第二部分；701c：第三部分；702：复合层；702a：氧化硅埋层；702b：硅外延层；702c：氧化硅层；71：氧离子注入层；80：钝化层；81：源极接触孔；91：源极金属；92：漏极金属。
具体实施方式
本发明主要是针对传统沟槽型垂直双扩散场效应晶体管中二氧化硅绝缘层耐压能力差、容易产生沟道漏电的问题提供一种解决方案。
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
为方便后面的描述，特在此说明：所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。
请参阅图1，一种功率器件芯片，其包括：
第一导电类型的衬底10；
位于所述衬底10的上表面的第一导电类型的外延层20；
位于在所述外延层20内的沟槽30，所述沟槽30具有底部301和侧壁302；
位于所述外延层20内且与所述侧壁302邻接的第二导电类型的体区40；
位于所述体区40内的第一导电类型的源区50；
填充在所述沟槽30内的多晶硅栅60；
位于所述多晶硅栅60与所述外延层20之间的隔离层70，所述隔离层70包括：位于所述侧壁302的介质层701；位于所述底部301的复合层702，所述复合层702包括位于所述外延层20内的氧化硅埋层702a、位于所述氧化硅埋层702a的上表面的硅外延层702b和位于所述硅外延层702b的上表面的氧化硅层702c；
位于所述外延层20及所述多晶硅栅60的上表面的钝化层80；
位于所述钝化层80的上表面且分别接触所述源区50和所述体区40的源极金属91和接触所述多晶硅栅60的栅极金属层；
位于所述衬底10的下表面的漏极金属92。
本发明提供的所述功率器件芯片包括位于所述多晶硅栅60和所述外延层20之间的隔离层70，所述隔离层70包括位于所述沟槽的侧壁302的介质层701和位于所述沟槽的底部301的复合层702，所述复合层702为复合结构，所述复合层702的设置便于增大了位于所述沟槽的底部301的所述隔离层70的厚度，从而有效提升所述功率器件芯片的耐压性能；所述复合层70包括位于所述外延层20内的氧化硅埋层702a、位于所述氧化硅埋层702a的上表面的硅外延层702b及位于所述硅外延层702b的上表面的氧化硅层702c，由于硅外延层702b的引入，寄生电容变小；氧化硅由于晶格结构与硅不匹配的问题，其随着氧化硅层厚度增加应力会逐渐增大而出现开裂或脱落的问题，所述复合层702的设置可实现应力分层释放，这样便可以通过增大所述复合层702的厚度来提升所述功率器件芯片的击穿电压。
所述衬底10作为所述功率器件芯片的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。
所述外延层20也为第一导电类型。在本实施例中，所述第一导电类型为n型，因此外延层20为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述外延层20即为p型半导体。所述n型外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。
在本实施例，优选所述介质层701为氧化硅层。在其他实施例中，所述介质层701可以是氮化硅层、氮氧化硅层等，在此不作限定。
所述硅外延层702b的厚度小于所述沟槽30的深度。在本实施例中，优选地，所述硅外延层702b为本征硅外延层。
在本实施例中，所述第二导电类型为p型，因此所述体区40为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述体区40即为n型半导体。所述n型体区40可以通过对所述外延层20掺杂硼、铟、镓等元素形成，在此不作限定。
所述源区50为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述源区50为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述源区50即为p型半导体。所述n型源区50可以通过在所述体区40内掺杂磷、砷、锑等元素形成，在此不作限定。更详细地，所述源区50为掺杂浓度较高的高掺杂区。
在本实施例中，所述钝化层80为含硼的磷硅玻璃(bpsg)。在其他实施例中，所述钝化层80也可以是不含硼的磷硅玻璃(psg)。
请参阅图2，一种功率器件芯片的制造方法，其包括如下步骤：
s1：提供第一导电类型的衬底10；
s2：在所述衬底10上表面生长第一导电类型的外延层20；
s3：从所述外延层20的上表面刻蚀所述外延层20并形成位于所述外延层20内的沟槽30，所述沟槽30具有底部301和侧壁302；
s4：生长介质层701，所述介质层701包括位于所述底部301的第一部分701a、位于所述侧壁302的表面的第二部分701b和位于所述外延层20的上表面的第三部分701c；
s5：去除所述介质层701的第一部分701a；
s6：在所述底部301生长硅外延层702b；
s7：通过氧离子注入在所述底部301形成位于所述外延层20内且接触所述硅外延层702b的氧离子注入层71；
s8：通过热氧化将所述氧离子注入层71转化为氧化硅埋层702a，并在所述硅外延层702b的上表面生长氧化硅层702c；
s9：形成填充在所述沟槽30内的多晶硅栅60；
s10：在所述外延层20内形成与所述侧壁302邻接的第二导电类型的体区40；
s11：在所述体区40内形成第一导电类型的源区50；
s12：在所述外延层20及所述多晶硅栅60的上表面形成钝化层80；
s13：形成接触所述源区50和所述体区40的源极金属91和接触所述多晶硅栅60的栅极金属；
s14：在所述衬底10的下表面生长漏极金属92。
本发明提供的所述功率器件芯片的制造方法通过采用硅外延、氧离子注入和热氧化的方法形成位于所述沟槽底部的复合结构，该复合结构包括所述氧化硅埋层702a、所述硅外延层702b和所述氧化硅层702c，所述氧化硅埋层702a通过氧离子注入和热氧化的方式形成，可有效避免刻蚀损伤对所述氧化硅埋层质量的影响，从而提升所述功率器件芯片的可靠性；所述硅外延层702b的加入可以减小应力和寄生电容，提升所述功率器件芯片的耐压性。
下面参照附图，对所述功率器件芯片的制造方法加以详细阐述。
请参阅图3，执行步骤s1：提供衬底10。所述衬底10作为所述功率器件芯片的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅或者锗硅等。
详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。
请参阅图4，执行步骤s2：在所述衬底10的上表面生长有外延层20。所述外延层20为硅外延层。详细地，所述外延层20也为第一导电类型。在本实施例中，所述第一导电类型为n型，因此外延层20为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述外延层20即为p型半导体。所述n型外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。
具体地，采用外延方法在所述衬底10上表面生长所述外延层20。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述衬底10上形成所述外延层20。在其他具体实施方式中，还可以通过离子注入和/或扩散的方法在所述衬底10表面形成所述外延层20。
请参阅图5，执行步骤s3：在所述外延层20内形成沟槽30。可以理解，所述沟槽30的深度小于所述外延层20的厚度。详细地，所述沟槽30具有底部301和侧壁302。
具体地，形成所述沟槽30的步骤包括：首先在所述外延层20的上表面铺设一层光刻胶层(图未示)，之后采用具有所述沟槽30图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述沟槽30图形一致的窗口(图未示)；以所述光刻胶层作为掩膜，采用刻蚀的方式从所述光刻胶层的窗口对所述外延层20进行刻蚀以形成所述沟槽30。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用两步干法刻蚀的方法形成所述沟槽30。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而确保在制作所述沟槽30时所述沟槽30的位置、形状和尺寸的精度，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。更详细地，所述采用cl基气体干法刻蚀所述外延层20，同时采用定时刻蚀的方式刻蚀所述外延层20，通过控制刻蚀时间来控制刻蚀深度。在制作出所述沟槽30后，使用清洗液先去除所述光刻胶层。
请参阅图6，执行步骤s4：生长介质层701，所述介质层701位于所述底部301和所述侧壁302的上表面及所述外延层20的上表面。详细地，所述介质层701包括位于所述底部301的上表面的第一部分701a、位于所述侧壁302的表面的第二部分701b和位于所述外延层20的上表面的第三部分701c。在本实施例，优选所述介质层701为氧化硅层。在其他实施例中，所述介质层701可以是氮化硅层、氮氧化硅层等，在此不作限定。
具体地，在本实施中，优选采用高温氧化的方法生长所述介质层701。
请参阅图7，执行步骤s5：去除位于所述底部301的所述介质层701，保留位于所述侧壁302的表面和所述外延层20的上表面的所述介质层701，即去除所述第一部分701a而保留所述第二部分701b和所述第三部分701c。可以理解，去除所述第一部分701a后，使位于所述底部301的所述外延层20的上表面局部暴露。
具体地，采用刻蚀的方法去除所述第一部分701a。进一步，所述刻蚀的方法为干法刻蚀。更进一步，采用定时刻蚀的方式刻蚀所述第一部分701a，通过控制刻蚀时间来控制刻蚀深度，在保证完全刻蚀所述第一部分701a的同时仅轻微刻蚀所述外延层20，避免对所述外延层20形成严重的刻蚀损伤。
请参阅图8，执行步骤s6：在所述沟槽30内生长硅外延层702b，所述硅外延层702b的厚度小于所述沟槽30的深度。在本实施例中，优选地，所述硅外延层702b为本征硅外延层。
具体地，采用外延方法生长所述硅外延层702b。优选的，在本实施例中使用化学气相沉积在所述底部301形成所述硅外延层702b。在外延生长所述硅外延层702b时，由于在所述沟槽30内的所述侧壁302的表面及所述沟槽30外的所述外延层20的上表面分别覆盖有所述介质层701的所述第二部分701b和所述第三部分701c，在本实施例中，所述介质层701为二氧化硅层，在所述二氧化硅层的表面无法生长硅外延层，则所述硅外延层702b只会生长在局部暴露的所述外延层20的上表面，即所述沟槽30的所述底部301。
请参阅图9，执行步骤s7：采用注入的方式在所述沟槽30的所述底部301注入氧离子，并形成位于所述外延层20内的氧离子注入层71。
请参阅图10，执行步骤s8：热氧化处理，所述热氧化处理具体为在含氧气氛下进行热处理。在热氧化过程中所述氧离子注入层71中的氧离子与所述外延层20中的半导体材料反应并转化成为氧化硅埋层702a。在本实施例中，所述外延层20为硅外延层，所述氧离子注入层71中的氧离子与硅反应并生成氧化硅，因此所述氧离子注入层71转化成所述氧化硅埋层702a，所述氧化硅埋层702a为氧化硅层。同时，在热氧化的过程中，在所述硅外延层702b的上表面氧化并形成氧化硅层702c。
在本发明中，所述氧化硅埋层702a、所述硅外延层702b和所述氧化硅层702c共同构成复合层702，所述复合层702位于所述沟槽30的所述底部301。所述沟槽30的所述底部301是耐受电压较高的位置，所述氧化硅埋层701a的形成增加了所复合层702的厚度，增大所述功率器件芯片的耐压能力。同时，所述氧化硅埋层701a是所述氧离子注入层71在热处理后转化而成，其能最小化淀积损伤和沟槽底部应力，能降低漏电，提升所述功率器件芯片的性能。
请参阅图11和图12，执行步骤s9：形成多晶硅栅60。所述多晶硅栅60填充在所述沟槽30内。
具体地，首先在所述介质层701的表面和所述氧化硅层702c的上表面生长多晶硅层60a，所述多晶硅层60a的厚度优选设置为大于所述沟槽30宽度的一半，其目的在于保证所述沟槽30被所述多晶硅层60a完全填满。进一步，平坦化处理，去除位于所述沟槽外的所述多晶硅层60a，保留位于所述沟槽30内的所述多晶硅层60a以形成所述多晶硅栅60。更具体地，所述平坦化处理为采用化学机械抛光的方式对所述多晶硅层60a进行回刻蚀。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述多晶硅层60a进行回刻蚀。
另外，为了方便后续在外延层20内形成所述体区40和所述源区50，在平坦化的同时去除位于所述沟槽30外的所述介质层701，即所述第三部分701c。
请参阅图13，执行步骤s10：形成体区40。在本实施例中，所述体区40位于所述沟槽30两侧，且位于所述外延层20内，且所述体区40与所述侧壁302接触。所述体区40为第二导电类型。在本实施例中，所述第二导电类型为p型，因此所述体区40为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述体区40即为n型半导体。所述n型体区40可以通过对所述外延层20掺杂硼、铟、镓等元素形成，在此不作限定。
具体地，在本实施例中，采用离子注入的方式对所述第一导电类型的外延层20进行局部掺杂，并使得所述第一导电类型的外延层20局部区域反型成为第二导电类型，即形成p型的所述体区40。在其他实施例中，也可以采用扩散的方式对所述第一导电类型的外延层20进行局部掺杂，并使得所述第一导电类型的外延层20局部区域反型成为第二导电类型。
请参阅图14，执行步骤s11：形成源区50。所述源区50位于所述体区40内。所述源区50为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述源区50为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述源区50即为p型半导体。所述n型源区50可以通过在所述体区40内掺杂磷、砷、锑等元素形成，在此不作限定。更详细地，所述源区50为掺杂浓度较高的高掺杂区。
具体地，在本实施例中，采用离子注入的方式对所述第二导电类型的体区40进行局部掺杂，并使得所述第二导电类型的体区40局部区域反型成为第一导电类型，即形成n型的所述源区50。在其他实施例中，也可以采用扩散的方式对所述第二导电类型的体区40进行局部掺杂，并使得所述第二导电类型的体区40局部区域反型成为第一导电类型。
请参阅图15和图16，执行步骤s12：形成钝化层80。所述钝化层80位于所述外延层20和所述多晶硅栅60的上表面。所述钝化层80可以对所述外延层20和所述多晶硅栅60进行保护。详细地，所述钝化层80为含硼的磷硅玻璃(bpsg)。在其他实施例中，所述钝化层80也可以是不含硼的磷硅玻璃(psg)。更详细地，在本实施例中，通过化学气相沉积的方法在所述外延层20和所述多晶硅栅60的上表面淀积所述钝化层80。
进一步，在所述钝化层80内刻蚀形成贯穿所述钝化层80的接触孔。所述接触孔包括栅极接触孔(图未示)和源极接触孔81。所述栅极接触孔对应所述多晶硅栅60，所述源极接触孔81对应所述源区50和所述体区40。具体地，在所述钝化层80表面覆盖一层光刻胶层(图未示)，之后采用具有所述栅极接触孔和源极接触孔81图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述栅极接触孔和源极接触孔81图形一致的窗口(图未示)，通过所述窗口对所述钝化层80进行贯穿刻蚀以形成栅极接触孔和源极接触孔81。
请参阅图17，执行步骤s13：形成源极金属91和栅极金属(图未示)。
具体地，形成所述栅极金属和源极金属91的步骤包括：在所述栅极接触孔、源极接触孔81内还有所述钝化层80的上表面沉积金属并形成金属层。在所述金属层表面覆盖一层光刻胶层，对所述光刻胶层进行曝光、显影形成窗口；通过所述窗口对所述金属层进行刻蚀，并将所属金属层分割成与所述源区50和所述体区40接触的源极金属91和与所述多晶硅栅60接触的栅极金属。
请参阅图18，执行步骤s14：形成漏极金属92。在所述衬底10的下表面，即所述衬底10相对所述外延层20的一侧表面沉积一层金属层，所述金属层形成漏极金属92。
以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。