专利名称：包含扩频器件的芯片组件的装置和方法
技术领域：
0002本发明一般地涉及电子封装，且更具体地涉及包含扩频器件 的芯片组件的装置和方法。
背景技术：
0003在光通信/电通信和有线通信/无线通信中，越来越普遍使用频 率恰好在若干GHz或几十GHz的信号进行通信。例如，对于 OC-192/STM-64光通信，频率范围可能为5GHz到15GHz ;对 OC-768/STM-256光通信，频率范围可能为例如20GHz到60GHz。对第 三代蜂窝通信技术，感兴趣的频率范围可能在1.885GHz至2.2GHz或按 照802.11标准在大约5GHz之间。结果，对适合这些高速应用的集成电 路(IC)的需求量高于以前。
0004在将这些高速集成电路放置到印刷线路板(PWB)或印刷电 路板(PCB)上之前，必须将它们封装成单芯片封装体、多芯片封装 体、叠层芯片封装体或上述封装体的组合(例如混合封装体或模块)。 除了提供方便的操作和安装，封装的主要功能是尺度转换(dimensional transformation)。在芯片级，输入/输出(I/O)焊盘尺寸和间距大约为3 至5密耳(mil)，而在印刷线路板级，同样的尺度通常为10至40密耳。 在低于lGHz的频率下，使用键合线的扇出通常能够达到这个目标。随 着芯片的运行频率达到5GHz或更高，在完成尺度转换的同时还需保持 从芯片到印刷线路板的整个传输路径的微波特征阻抗，其典型值为50欧姆。处于这些高频率下的、具有电感和高电抗的键合线在50欧姆的 环境中自身呈现出不连续性，导致信号保真度退化。
发明内容
0005在本公开的一个方面， 一种芯片组件包括芯片、导电引脚座 (paddle)、导电中间层、扩频器件和多个导电焊区(lands)。该芯片具 有正面、背面和侧面。该芯片具有在正面上的导电触点。导电引脚座 与芯片耦连，并具有正面、背面和侧面。导电中间层被放置在芯片的 背面和导电引脚座的正面之间。导电中间层与芯片的背面和导电引脚 座的正面耦连。
0006扩频器件至少具有第一导电层和第一介电层。第一导电层具 有一个或多个导电迹线。扩频器件被放置为至少部分与芯片侧面相邻， 并且至少部分覆盖导电引脚座。导电中间层被放置在扩频器件和导电 引脚座之间。
0007多个导电焊区被放置为至少部分与导电引脚座的侧面相邻。 至少一个导电触点与一个或多个导电迹线中的至少一个导电迹线连 接。 一个或多个导电迹线中的至少一个导电迹线与多个导电焊区中的 至少一个导电焊区相连。
0008扩频器件被配置为减少阻抗不连续性，从而由扩频器件产生 的阻抗不连续性小于由一个或多个键合线可能产生的阻抗不连续性， 其中每个键合线的长度大致等于芯片的一个导电触点到多个导电焊区 中相应的一个导电焊区之间的长度。
0009在本公开的另一方面， 一种芯片组件包括芯片、基座、中间 层、扩频器件和多个导电焊区。该芯片具有正面、背面和侧面。该芯 片具有导电触点。基座与芯片耦连，并有正面、背面和侧面。中间层 被放置在芯片的背面和基座的正面之间。扩频器件至少具有第一导电 层和第一介电层。第一导电层具有一个或多个导电迹线。扩频器件被 放置为至少部分与芯片侧面相邻，并至少部分覆盖基座。
0010该芯片的至少一个导电触点与扩频器件的一个或多个导电迹 线中的一个导电迹线相连。扩频器件的一个或多个导电迹线中的至少 一个导电迹线与多个导电焊区中的一个导电焊区相连。扩频器件被配置为减少阻抗不连续性，从而由扩频器件产生的阻抗不连续性小于使 用一个或多个键合线代替扩频器件时由这些键合线产生的阻抗不连续 性。
0011在本公开的另一个方面， 一种制造芯片组件的方法包括提供 在固定附连阵列中形成的多个金属引线框。每个金属引线框具有在中 心区域的一个引脚座和在外围区域的多个导电焊区。多个导电焊区包 围引脚座，并且多个导电焊区被离散地定义并被布置为向内朝向所述 引脚座。
0012该方法还包括将多个芯片附连到多个金属引线框上，以及将 多个扩频器件附连到多个金属引线框上。
0013将多个芯片附连到多个金属引线框上的步骤包括将多个芯片 中的每个芯片附连到相应的一个引脚座上。多个芯片中的每个芯片具 有正面、背面和侧面。多个芯片中的每个芯片覆盖相应的一个引脚座。 多个芯片中的每个芯片具有在其正面上的导电触点。
0014将多个扩频器件附连到多个金属引线框上的步骤包括放置每 个扩频器件，使其至少部分与所述芯片中相应的一个芯片的侧面相邻， 并至少部分覆盖相应的一个引脚座。多个扩频器件中的每个扩频器件 至少具有第一导电层和第一介电层。该第一导电层具有一个或多个导 电迹线。多个扩频器件中的每个扩频器件被配置为提供比一个或多个 键合线所提供的阻抗不连续性更低的阻抗不连续性。
0015该方法还包括将多个芯片中的每个芯片的至少一个导电触点 连接到多个扩频器件中相应的一个扩频器件的一个或多个导电迹线中 的至少一个导电迹线。该方法还包括将多个扩频器件中的每个扩频器 件的一个或多个导电迹线中的至少一个导电迹线连接到多个金属引线 框中相应的一个金属引线框的多个导电焊区中的至少一个导电焊区。
0016该方法还包括封装芯片组件。每个芯片组件具有多个金属引 线框中相应的一个金属引线框、多个芯片中相应的一个芯片以及多个 扩频器件中相应的一个扩频器件。该方法还包括将芯片组件从固定附 连阵列中分离为单个的封装体。
0017需要理解的是，对所属领域的技术人员来说，通过下面的详 细描述，本发明的其它配置将变得很清晰，其中通过示例显示和描述了本发明的多种配置。需要认识到，在不背离本发明的范围内，本发 明可以有其它不同的配置，它的一些细节可以在多个方面进行修改。 相应地，附图和详细描述在本质上是示例性的而非限制性的。
0018图l是示例性芯片组件的截面示意图。
0019图2是图1所示的示例性芯片组件的俯视示意图。
0020图3是示例性组件的截面示意图。
0021图4是另一个示例性组件的截面示意图。
0022图5是图4所示的示例性芯片组件的俯视示意图。
0023图6是另一个示例性芯片组件的截面示意图。
0024图7是沿图8中C-C'线另一个芯片组件示例的截面图。
0025图8是图7所示芯片组件示例的俯视图。
0026图9是另一个芯片组件示例的截面图。
0027图10是芯片组件示例阵列的俯视图。
0028图ll显示了制造芯片组件的示例方法。
具体实施例方式
0029下面开始的详细描述是本发明各种配置的描述，但并不是本 发明可以实践的全部配置。附图在此处并入，并作为详细描述的一部 分。详细描述包括用于完全理解本发明的特定细节。然而，对所属领 域的技术人员来说，本发明可以在没有这些细节的情况下实践。为了 避免模糊本发明的概念，在一些实例中，熟知的结构和部件用框图进 行表示。
0030图中的一些参考数字比较相似，至少根据本公开的一些方面， 由这些相似的参考数字标识的项目(item)有相似的属性。根据本公开 的其它方面，这些项目可能有不同的属性。例如，根据本公开的一些 方面，图1和图2中由参考数字100、 120、 130、 140和150、 180标识的 项目可能分别与下列项目相似(i)图4和图5中分别由参考数字400、 420、 430、 440、 450和480标识的项目；(ii)图6中分别由参考数字600、 620、 630、 640、 650和680标识的项目；(iii)图7和图8中分别由参考数 字700、 720、 730、 740、 750和780标识的项目；(iv)图9中分别由参考数字900、 920、 930、 940、 950和980标识的项目。根据本公开的其它 方面，这些项目可以有不同的属性。
0031图l是示例性芯片组件的截面示意图。图2是该示例性芯片组 件的俯视示意图。图1是沿图2中的A-A'线的截面图。参照图1和图2， 微电子芯片组件100包括芯片140和扩频器件180。微电子芯片组件IOO 还可以包括中间层130和引线框。该引线框可以包括放置在引线框中心 区域的引脚座120和放置在引线框外围区域、包围引脚座120的焊区 150。悍区150可以被离散地定义，并被布置为向内朝向引脚座120。例 如，在此处描述的微电子芯片组件或芯片组件可以是在表面安装的电 子电路设计或其它封装形式中使用的集成电路封装。
0032芯片140可以具有正面140a、背面140b和侧面140c。芯片140 还可以具有在正面140a上的导电触点(例如160a和160b)。此处描述的 芯片可以是集成电路、管芯(die)、半导体芯片、电子器件、光电器件、 部件、元件或其组合。
0033扩频器件180可以具有正面180a、背面180b和侧面180c。扩频 器件180可以包含一个或多个导电层，诸如导电层llla和lllb (例如金 属层)。第一导电层llla (例如，顶部导电层)可以包括一个或多个导 电迹线，诸如导电迹线183a、懸、183a'和183b'。第二导电层lllb (例 如，底部导电层)可以包括一个或多个导电迹线，诸如导电迹线185a 和185b。
0034第一导电层llla和第二导电层lllb中的每一个都包括一个或多
个高频信号线、 一个或多个低频信号线和/或一个或多个接地迹线。导 电迹线183a和183a，可以是高频信号线，导电迹线183b和183b'可以是使 用通孔(例如186a和186a，)和接地迹线185a和185b相连的接地迹线。 导电迹线183a可以横向放置在接地迹线183b'之间。导电迹线183a'可以 横向放置在接地迹线183b之间。
0035扩频器件l80还可以包括一个或多个介电层或非导电层(例如， 介电层112a)。扩频器件180的非导电部分(例如，介电层112a)可以用 陶瓷、玻璃、有机塑料材料、另外的介电材料或任何其他适合的介电 材料制造。当信号互连布线(routing)(例如，输入/输出互连布线)的 数目增加时，介电层的数目也增加。0036扩频器件180还可以包括一个或多个导电通孔(例如，186a和 186a')，这些通孔将一个导电层上的一个或多个导电迹线连接到另一个 导电层上的一个或多个导电迹线。
0037扩频器件180—般可以被放置在芯片140和焊区150之间。扩频 器件180可以被放置为至少部分与芯片140的侧面相邻，并且可以包围 芯片140的部分或全部侧面。间隙190c可以将扩频器件180与芯片横向 隔开。扩频器件还被放置为部分或全部覆盖引脚座120。扩频器件180 可以横向延伸超过引脚座120的边缘120d。
0038扩频器件180可以呈环形，并包围芯片140的所有侧面。作为 替代，扩频器件180可以只包围芯片140的一部分。例如，可以放置扩 频器件180，使其只与芯片140的一个或一些侧面相邻(例如，高频信 号导电触点所在的(多个)侧面)。扩频器件180可以包含一片或多片。 一片扩频器件可以呈环形或其它形状。多片扩频器件可以组装为环形 或其它形状。扩频器件可以是单个整体单元。通过部分或全部包围芯 片的正面和侧面，扩频器件可以部分或全部封装一个芯片，如下文中 参照图6、图7和图9的描述。
0039参照图1和图2，扩频器件180的厚度大致与芯片140的厚度一 样。作为替代，扩频器件180的厚度可能不同于(例如，小于或大于) 芯片140的厚度。
0040中间层130可以具有正面130a和背面130b。中间层130可以是 导电中间层(例如，焊料或导电环氧树脂)。引脚座120可以具有正面 120a、背面120b和侧面120c。弓l脚座120可以是导电引脚座，例如金属 引脚座。引脚座可以是基座或托架(carrier)。它可能是一般的、标准 的、可购买的、非定制的、便宜的、畅销的单元。中间层130可以被放 置在芯片140的背面140b和引脚座120的正面120a之间。中间层130的正 面130a可以与芯片140的背面140b接触。中间层130的背面130b可以与 引脚座120的正面120a接触。中间层130可以用于将芯片140附连到引脚 座120上。芯片140—般可以放置在引脚座120的中央。中间层130还可 以放置在扩频器件180和引脚座120之间，并用来将扩频器件180附连到 引脚座120上。
0041每个焊区150都可以具有正面151、背面152和侧面150c。在一个方面，焊区150可以是不延伸超过微电子芯片组件100的边界110 (用 虚线表示)的导电金属引脚。在另一个方面，焊区150可以是导电焊盘。 焯区150可以由一层或多层组成。焊区150的导电部分可以在一个或多 个这样的层上。焊区150可以横向放置，与引脚座120的侧面相邻，且 通过底部间隙190b与引脚座120横向隔开。焊区150可以是大致包围引 脚座120的部分或全部侧面的阵列。焊区150可以包围扩频器件180的侧 面。焊区150被离散地定义，并被布置为向内朝向引脚座120 (例如， 如图2所示)。
0042根据一个方面，引脚座120和焊区150可以由相同的材料构成， 并具有相同的厚度。在一个方面，引脚座120可以是导电的，并由一层 或多层组成。在另一个方面，引脚座120可以是不导电的，或者可以包 括导电部分和非导电部分的组合。可以使用中间层130将芯片140和扩 频器件180安装在引脚座120的表面上。芯片140和中间层130中的每一 个可以全部或部分覆盖引脚座120。在一个方面，引脚座120可以比芯 片140大。
0043仍然参照图1和图2，键合线(例如170b和170c)可以将芯片 140上的导电触点(例如160a和160b)连接到扩频器件180上的导电迹 线(例如183a和183b)。键合线170a和170d可以将导电迹线183a和183b 连接到其各自焊区150的正面151。中间层130可以将导电迹线185a和 185b连接到引脚座120的正面120a。微电子芯片组件100可以用不导电 的弹性材料如塑料(例如环氧树脂型材料)进行整体封装(potted)， 这将填满芯片组件100的边界110内的顶部间隙190a和底部间隙190b。 边界IIO (用虚线表示)是单粒化封装体的塑料封装的边界。根据一个 方面，由于封装，组件100中的部件相对彼此基本上不可移动。
0044在一个方面，芯片140、中间层130、引脚座120、扩频器件180 和焊区150可以是平坦的且相互平行。在另一个方面，芯片140的正面 和背面、中间层130、引脚座120、扩频器件180和焊区150可以是平坦 的且相互平行。导电层(例如llla和lllb)、介电层(例如112a)和导 电迹线也可以是平坦的且相互平行，并与芯片140、引脚座120和扩频 器件180平行。导电层可以覆盖介电层，并可以与介电层直接接触。引 脚座120和焊区可以垂直地处于同一平面上。芯片140和扩频器件180也可以垂直地处于同一平面上。
0045导电迹线183a可以是高频信号线。因此，导电触点160a、键 合线170b和170a、导电迹线183a和焊区150 (左)可以形成用于高频信 号的高频信号路径。导电迹线183b和185b可以用于接地(GND)。因此， 导电触点160b、键合线170c和170d、导电迹线183b、 185a和185b、通 孔186a、中间层130 (或位于扩频器件180下方至少一部分中间层130)、 引脚座120和焊区150 (右)可以用于接地。导电迹线185a可以使用中 间层130与引脚座120相连。芯片140的背面140b可以使用中间层130与 引脚座120相连。背面140b、导电迹线185a、中间层130和引脚座120可 以用来接地。
0046参照图2，焊区150a可以用来接地，焊区150b可以用于高频信 号。导电迹线185a和185b中的每一个可以是一块接地迹线，它们与焊 区150相邻的宽度大于其与芯片140相邻的宽度。导电迹线185a和185b 中的每一个可以为梯形。
0047图3是示例性组件的截面示意图。组件205包括管芯245，该管 芯通过管芯附连体235附连到基座225上。管芯245使用键合线225与引 脚255连接。组件205可称为四方扁平无引脚(QFN)封装。该封装与 四方扁平封装(QFP)类似，但引脚不延伸超出封装的边界。
0048鉴于封装的尺寸、芯片尺寸和组件的低成本，组件205可以适 用于低频无线应用，其中典型的键合线长度的效应具有最小的影响。 使用最小化的键合线长度，诸如组件205的塑料铸模封装的运行频率会 有些提高。
0049然而对高频操作，诸如组件205的封装面临一些限制。其中一 些限制列举如下
-管芯与封装尺度的不匹配可能造成长的键合线长度。最终的高电 感可能将运行频宽限制到低频率范围内。
-即使采用最短的键合线长度，运行频率可能因为例如键合线225 和引脚255中的阻抗不连续性而仍然受到限制。例如，如果键合线长度 大于信号波长的1/50，则最终的电抗可能大于20欧姆。0050现在回头参照图1和图2，微电子芯片组件100可以通过利用扩 频器件180来提高运行频宽(例如，增加到60至70GHz)，扩频器件180可以位于芯片140和焊区150之间的空间中。
0051扩频器件180可以呈包围整个芯片140的环形，或者它可以仅 处于高频信号触点(或焊盘)所在的(多个)侧面上。如果扩频器件 180呈环形，它不需要是一整片，而可以由若千片组成，这些片的整体 组装形状是环形。扩频器件可以是具有不同厚度的基座，但是优选的 厚度与芯片140的厚度基本相同。扩频器件具有至少一个介电层。在一 种配置中，扩频器件可以具有用于信号线的顶部金属层和用于接地的 底部金属层。扩频器件可以具有多于一个介电层，用于高输入/输出
(I/O)互连布线。
0052在图1和图2中，芯片140上的导电触点(或焊盘)和相应的焊 区150都通过键合线键合到扩频器件180。(多个)信号迹线或(多个) 信号线可以是微型带(microstrip)(例如，图4和图5中的信号迹线483a) 或共面线(例如，图l和图2中的导电迹线183a)，它们可以完成从芯片 140上的导电触点160a (或信号焊盘)到焊区150的连接。在射频(RF) 信号焊盘的情况下，可以制造出带有其特征阻抗(如50欧姆)的信号 线。导电迹线(例如，183b、 183a、 185b、 185a)可以用于接地(GND)。 与微型带或共面线相关联的接地可以放置在底部金属层(例如，185a、 185b)和/或顶部金属层(例如，183b和183b，)上。如图所示，导电迹 线183b和185b可以通过通孔(例如186a)连接在一起，并通过键合线 键合到芯片140上相应的导电触点和焊区150。
0053扩频器件有许多优势。例如
-扩频器件可以作为从例如125jLim的芯片触点节距到例如500iim 的焊区节距的空间转换器。芯片触点节距可以是芯片140的正面上两个 相邻触点(或焊盘)之间的距离。焊区节距可以是两个相邻焊区(例 如150)之间的距离。在图2中，示例性芯片触点节距显示为dl，示例 性焊区节距显示为d2。
-扩频器件可以最小化键合线长度和与高频应用的键合线相关联 的电感。相较于使用长键合线的图3所示的配置，扩频器件可以提供更 低的阻抗不连续性。因此，与扩频器件相关联的阻抗不连续性比用一 个或多个键合线代替扩频器件时与这些键合线相关联的阻抗不连续性 更低。扩频器件可以被配置为减少阻抗不连续性，从而由扩频器件产生的阻抗不连续性小于由一个或多个键合线(例如图3中的键合线225) 产生的阻抗不连续性，这些键合线中的每一个的长度都大于、等于或 基本等于芯片的触点和相应焊区之间的距离。
-扩频器件可以提供平台，用于放置匹配元件以抵消剩余阻抗不连 续性和用于放置离散部件，例如电源线旁路电容器和更靠近芯片的锁 相环(PLL)低通滤波器。
0054仍参照图1和图2，扩频器件180的信号迹线可以在芯片侧面上 开始于例如大约125(im或3至5密耳的节距，该节距可能匹配芯片140上 的触点(或焊盘)的典型节距。信号迹线然后可以朝向焊区150扇出并 结束于例如500pm或10至40密耳的节距，该节距可能与焊区150的节距 匹配。通过作为空间转换器的扩频器件，所有键合线(例如，170a、 170b、 170c、 170d)现在可以制造得较短，并与它们邻近的键合线平 行。如果没有使用扩频器件，则与长键合线相关联的大电感可能限制 微电子芯片组件的可用带宽。有可能增加芯片尺寸以縮短键合线。然 而，芯片尺寸增加带来的成本增长(例如，每平方毫米0.25美元)大于 扩频器件的成本。
0055使用扩频器件可以用两个短的键合线(例如170b和170a)和 受控阻抗传输线(例如183a)代替一个长的键合线。键合线170b可以 被放置在芯片140的导电触点160a和导电迹线183a (传输线)之间，键 合线170a可以被放置在导电迹线183a (传输线)和焊区150 (左)之间。 在这一示例性配置中，运行带宽通常大约为10GHz左右或更小。组件 中的键合线和焊区可能仍然表现出微波不连续性，在高频时稍微反射 波O-10dB)。
0056为了使微电子芯片组件在高于10GHz的频率有用，可以在导 电迹线(例如图5中的传输线583b)上放置匹配元件(例如图5所示的 凸块(tab) 410)。导电迹线583b可用于高频信号。匹配元件可以抵消 由键合线和焊区产生的阻抗不连续性。匹配元件的精确特性和设计依 赖于焊区和键合线的物理尺度和分隔程度以及芯片和扩频器件的厚 度。 一旦给出这些参数，可以很容易地通过例如动态三维电磁场模拟 对匹配元件进行设计和验证。匹配元件可以由短路串行传输线分段和 开路或短路分流截线组成，其中短路串行传输线分段的阻抗可以大于
20也可以小于特征阻抗(一般为50欧姆)。
0057除了为可以允许组件工作在几十GHz带宽的匹配元件提供空 间，扩频器件还可以作为其它离散元件的基座，这些离散元件例如是 电源线旁路电容器和用于锁相环(PLL)的电阻-电容(R-C)低通滤波 器，上述两者在理想情况下都应靠近芯片。
0058在图1中，连接扩频器件180和焊区150的键合线(例如170a、 170d)比连接芯片140的触点(例如160a、 160b)和扩频器件180的键 合线(例如170b、 170c)更长，因为到焊区的键合线是向下键合的
(down-bonded)。因此，较长的键合线(例如170a、 170d)构成了限 制运行带宽的主要不连续性。
0059在图4和图5所示的示例性配置中，除去了连接扩频器件上的 迹线和焊区的键合线(例如图l中的170a、 170d)。微电子芯片组件400 包括芯片440和扩频器件480。微电子芯片组件400还可以包括中间层 430和引线框。该引线框可以包括放置在引线框的中心区域的引脚座 420和放置在引线框外围区域的焊区450，其中引线框包围引脚座420。 芯片440的触点460a和460b使用键合线470b和470c分别与扩频器件480 上的导电迹线483a (信号迹线)和483b (例如接地迹线)相连。
0060扩频器件480悬置于焊区450，且扩频器件480底层上的导电迹 线(例如，高频信号迹线485a和585a，低频信号迹线584a,接地迹线485c) 都在不使用键合线的情况下与焊区450连接。这些导电迹线可以通过如 焊料回流或导电环氧树脂的工艺连接到焊区450。中间层430可以是焊
料回流的或导电环氧树脂处理过的导电层。在一个方面，例如低频信 号的频率可以小于等于10MHz或小于lGHz，高频信号的频率可以大于 lGHz、 30-40GHz，直至70GHz。
0061导电路径一460a、 470b、 483a、 486a、 485a、 430和450—是示 例性信号路径，导电路径一460b、 470c、 483b、楊b、 485c、 430和450
一是示例性接地路径。在两种情况中，通孔486a和486b用于将顶层迹 线布线到底层。匹配元件(例如凸块410)可以放置在高频信号迹线上， 例如导电迹线483a和583b上。其它离散部件也可以放置在扩频器件480 上。通过除去连接到焊区的键合线，有可能抵消剩余的不连续性，使 工作带宽更高。0062也有可能除去连接芯片的触点和扩频器件的迹线的键合线(例 如470b、 470c)。这种情况通过参照图6至图9进行说明。与图l中的微 电子芯片组件100—样，图6至图9中的微电子芯片组件600、 700和900 中的每一个都分别包括芯片640、 740和940，并分别包括扩频器件680、 780和980。微电子芯片组件(例如600、 700或900)可以是带有边界的 封装体，或者该封装体可以充满(或装入)不导电的弹性材料。在一 个方面，该封装体没有延伸超出封装边界的引脚。
0063微电子芯片组件600、 700和900中的每一个还可以分别包括中 间层630、730和930，以及引线框。每个引线框可以分别包括引脚座620、 720和920以及焊区650、 750和950，其中引脚座620、 720和920放置在 各自引线框的中心区域，焊区650、 750和950放置在分别包围引脚座 620、 720和920的引线框的外围区域。
0064每个焊区和引脚座可以是完全导电的或者可以包括导电区域 和不导电区域。在另一个方面，每个引脚座可以是不导电的。在一个 方面，中间层是导电的(例如，芯片和引脚座之间的中间层是导电的， 扩频器件和引脚座之间的中间层是导电的，扩频器件和焊区之间的中 间层是导电的)。在另一个方面，中间层是不导电的(例如，芯片和引 脚座之间的中间层是不导电的，扩频器件和引脚座之间的中间层是导 电的)。如果中间层被用于电连接一个导电迹线或层和另一个导电迹线 或层，则可以使用导电中间层。例如，685a和650之间的中间层630、 685b和650之间的中间层630、 785a和750之间的中间层730、 785b和750 之间的中间层730、 985a和950之间的中间层930以及985b和950之间的 中间层930可以是导电的。
0065扩频器件680、 780和980中的每一个可以分别包括(i)上正面 692a、 792a禾口992a; (ii)下正面692b、 792b和992b; (iii)背面692c、 792c 和992c;和(iv)侧面692d和692e、 792d和792e、 992d和992e。
0066扩频器件680、 780和980的上正面(例如，分别为692a、 792a 和992a)可以分别背向芯片640、 740和940的正面。扩频器件680、 780 和980的下正面(例如，分别为692b、 792b和992b)可以分别面对芯片 640、 740和940的正面。
0067扩频器件680、 780和9S0的至少一个侧面(例如，分别为W2d和792d、 992d)可以分别面对芯片640、 740和940的侧面。扩频器件680、 780和980的至少另一个侧面(例如，分别为692e和792e、 992e)可以分 别背向芯片640、 740和940的侧面。扩频器件680、 780和980的背面(例 如，分别为692c、 792c和992c)可以分别面向引脚座620、 730和930。0068扩频器件680、 780和980中的每一个可以包括一个或多个导电 层。图6显示了三个示例性导电层，图7显示了两个示例性导电层，图9 显示了三个示例性导电层。
0069扩频器件(例如680、 780或980)的第一导电层(例如611a、 711a或911a)可以包括一个或多个导电迹线(例如，分别为导电迹线683a 和683b、 783a和783c、或983a和983b)。扩频器件(例如680、 780或980) 的第二导电层(例如611b、 711b或911b)可以包括一个或多个导电迹 线(例如，分别为导电迹线685a和685b、 785a和785b、或985a、 985b 和985c)。扩频器件(例如680或980)的第三导电层(例如611c或911c) 可以包括一个或多个导电迹线(例如，分别为导电迹线681a或981a)。
0070扩频器件(例如680、 780或980)还可以包括在第一导电层和 第二导电层之间的一个或多个导电通孔(例如，图6所示连接导电迹线 683a和导电迹线685a的通孔686a，图7所示连接导电迹线783a和导电迹 线785a的通孔786a，和连接导电迹线783b和导电迹线785b的通孔786b， 以及图9所示连接导电迹线983a和导电迹线985a的通孔986b，和连接导 电迹线983b和导电迹线985b的通孔986b)。
0071扩频器件(例如680)还可以包括在第二导电层和第三导电层 之间的一个或多个导电通孔(例如，连接导电迹线681a和导电迹线685b 的通孔686c)以及在第一导电层和第三导电层之间的一个或多个导电 通孔(例如，连接导电迹线(或导电焊盘)683b和导电迹线681a的通 孔686b)。
0072第一导电层的一个或多个导电迹线中的一个导电迹线的至少 一部分被放置在扩频器件的下正面上。扩频器件的第二导电层的一个 或多个导电迹线中的一个导电迹线的至少一部分被放置在扩频器件的 背面上。第三导电层的一个或多个导电迹线中的一个导电迹线的至少 一部分被放置在扩频器件的上正面上。
0073扩频器件(例如680、 780或980)可以具有第一悬置部分(例如，分别为690a、 7卯a或990a)，该悬置部分被放置为至少部分或全部 覆盖芯片(例如，分别为640、 740或940)。扩频器件(例如680、 780 或980)可以具有基底部分(例如，分别为6卯b、 790b或990b)，该基 底部分被放置为至少部分或全部覆盖引脚座(分别为620、 720或920)。 扩频器件(例如680、 780或980)可以具有第二悬置部分(例如，分别 为690c、 790c或990c)，该悬置部分被放置为至少部分覆盖焊区(例如， 分别为650、 750或950)。
0074在一个方面，扩频器件680、 780或980可以完全包围各自芯片 640、 740或940的侧面，并至少部分包围各自芯片的正面。在另一个方 面，扩频器件(例如680)可以完全包围芯片(例如640)的侧面和正 面。
0075在一个方面，可以用扩频器件和引脚座至少部分封装芯片(例 如640、 740或940)。在另一个方面，引脚座(例如620)可以完全包围 芯片(例如640)的背面。相应地，可以用扩频器件(例如680)和引 脚座(例如620)完全封装芯片(例如640)。
0076扩频器件680、 780或980可以具有一个或多个外表面和一个或 多个内表面。例如，这一个或多个外表面可以包括一个或多个上外表 面和一个或多个下外表面。第一上外表面可以包括一个或多个导电迹 线(例如，至少部分的681a和981a)。第二上外表面可以包括一个或多 个导电迹线(例如，至少部分的683a、 683b、 783a、 783b、 983a和983b)。 下外表面也可以包括一个或多个导电迹线(例如，至少部分的685a、 685b、 785a、 785b、 985a、 985b和985c)。内表面也可以包括一个或多 个导电迹线(例如，至少部分的683a、 783a、 783b、 983a和983b)。
0077微电子芯片组件600、 700和900中的每一个还可以分别包括焊 球610、 710和910。在一个方面，焊球的高度可以定义芯片的正面和扩 频器件的下正面之间的间隙。焊球可以连接各自芯片640、 740或940的 导电迹线(例如，660a和660b、 760a和760b、或960a和960b)和各自扩 频器件680、 780或980的导电迹线(例如，683a和683b、 783a和783b、 或983a和983b)。
0078在图6至图9中，根据本公开的一个方面没有使用键合线。图6 至图9所示的倒装芯片配置使用焊球和其它中间层(参见例如，中间层
24630、 730和930)。在一个方面，焊球可以是可键合材料。它们的形状 通常为球形或其它形状。焊球可以包括一种或多种材料和一层或多层。0079在图6中，芯片640的触点660a通过焊球610、导电迹线683a、 通孔686a、导电迹线685a和导电中间层630连接到焊区650。在一个方 面，这一导电路径可以被低频信号使用。芯片640的触点660b通过焊球 610、导电迹线683b、导电迹线681a、通孔686c、导电迹线685b和导电 中间层630连接到焊区650。在一个方面，这一导电路径可以被低频信 号使用。使用可能导电的中间层630，可以将芯片640和扩频器件680附 连到引脚座620上。在另一个方面，中间层630可以不导电。在一个方 面，引脚座620用于接地。在本公开的其它方面，图6中显示的导电路 径可以用于其它类型的信号、电源或被接地。
0080在图7和图8中，芯片740的触点760a通过焊球710、导电迹线 783a(例如，该迹线可以是介电覆盖的微型带的信号路径)、通孔786a、 导电迹线785a和导电中间层730连接到焊区750。在一个方面，这一导 电路径可以被低频信号或高频信号使用。芯片740的触点760b通过焊球 710、导电迹线783b (例如，该迹线可以是上述介电覆盖的微型带的接 地平面)、通孔786b、导电迹线785b和导电中间层730连接到焊区750。 在一个方面，这一导电路径可以用来接地。使用可能导电的中间层730， 可以将芯片740和扩频器件780附连到引脚座720上。在另一个方面，中 间层730可以不导电。例如，通过使用中间层730，导电迹线785b可以 机械连接到和/或电连接到引脚座720。如果中间层730是导电的，则导 电迹线785b可以电连接到引脚座720。在一个方面，引脚座720用来接 地。扩频器件780包括第一悬置部分790a中的间隙715，从而扩频器件 780仅部分包围芯片740的正面。在本公开的其它方面，图7所示的导电 路径可以用于其它类型的信号、电源或接地。
0081尽管图8显示了在芯片740的外围区域中的触点(例如，760a 和760b)，但触点可以分布在芯片740正面的任意位置(例如，芯片740 的内部区域和外围)。典型地，高频信号和它们的随附接地可以使用位 于芯片740的外围区域的触点和焊球进行布线。典型地，位于芯片740 内部区域的触点和焊球可用于低频信号和电源。可以使用通孔和导电 迹线将这些信号布线到各自的焊区。根据图6、图9和其它图显示的配置，可以做出类似的布局。
0082在图9中，芯片940的触点960a通过焊球910、导电迹线983a、 通孔986a、导电迹线985a和导电中间层930连接到焊区950。导电迹线 983a被放置在导电迹线981a和导电迹线985c之间。在一个方面，高频信 号可以使用在触点960a和焊区950之间形成的导电路径。在这种情况 下，981a和985c都可以与图5中的485c形状相似，并且在带状线
(stripline)配置中作为高频信号路径983a的顶接地平面和底接地平面。 981a和985c都可以通过通孔和芯片终端的焊球连接到各自的接地焯 盘，并通过通孔和930层连接到焊区终端上各自的接地焊区。在接地一 信号一接地配置中，这些接地焊区通常在图5所示的相应信号焊区的两 侧。典型地，也使用通孔将接地平面981a和985c电连接在一起。在另 一个方面，例如低频信号或电源可以使用路径981a和983a。
0083芯片940的触点960b通过焊球910、导电迹线983a、通孔986b、 导电迹线985b和导电中间层930连接到焯区950。在一个方面，这一路
径可用于接地。在另一个方面，这一路径可以用作信号线或电源线(前 提是如果引脚座920用于接地，导电迹线985b没有电连接到引脚座 920)。使用可能导电或不导电的中间层930，可以将芯片940和扩频器 件980附连到引脚座920上。在一个方面，引脚座920用于接地。扩频器 件980包括在第一悬置部分990a中的间隙915，从而扩频器件980仅部分 包围芯片940的正面。
0084如图6至图9所示，芯片可以使用倒装芯片配置，其中使用焊 球(例如C4球)而不使用键合线。虽然典型的倒装芯片配置可以降低 电感(良好的电气性能)，它主要的缺点是需要更多的努力消除芯片背 面的热量。因此典型的倒装芯片配置要求在芯片的背面附连散热装置 或热沉(heat sink)。这增加了组件的机械复杂性，因为芯片的背面通 常面朝上。
0085在如图1至图5所示的那些线键合(wire-bond)配置中，热量 可以很容易地消除，因为芯片的背面可以附连(例如，环氧树脂粘接) 在导电引脚座上(该导电引脚座具有高热导率)。在使用如图6至图9所 示的倒装芯片配置的组件中，芯片背面仍然如图1至图5—样朝下。这 种布局不仅提供良好的电学特性(具有低电感)，还提供良好的导热性
26(因为容易消除热量)。如图6至图9所示，简单地将芯片的背面附连到 引脚座(具有高热导率)上即可轻松消除热量，不需要单独的散热装 置或在印刷电路板的顶部提供复杂的用于散热的机械组件。典型的散 热装置通过使用与引脚座相连的主板(board)上的金属迹线作为散热 器，或者使用经印刷电路板上的热通孔与引脚座相连的金属外壳的一 部分来实现。相应地，图6至图9所示的微电子芯片组件示例不仅降低 了高频应用的电感，而且有利于从芯片中轻松地消除热量。
0086如图6至图9所示，扩频器件的形状可以是翻转的槽(tiib)。扩 频器件具有一个或多个介电层以及一个或多个导电层(例如，两个介 电层和三个金属层； 一个介电层和一个金属层；两个介电层和两个金 属层；或其它配置)。示例性介电层包括介电层615a和615b， 715a和 715b，或915a和915b。可以在槽底部的中间制造一个间隙(例如715和 915)，该间隙可以是检查孔，用于引入焊球的填底(underfill)材料(UF)。 芯片(例如640、 740或940)可以首先回流焊接到管内的扩频器件的中 间金属层(例如，第一导电层611a、 711a或911a)。然后中间层/芯片子 组件可以回流焊接到焊区(例如650、 750或950)和引脚座(例如620、 720或920)。
0087图10是示例性芯片组件的阵列的俯视示意图。为了制造微电 子芯片组件(比如图l、图2和图4至图9显示的那些芯片组件)的阵列， 可以从金属引线框1010开始，每个金属引线框可以包括引脚座和引脚 座周围的焊区1050。引线框可以是一般的、标准的、可购买的、非定 制的、畅销的、便宜的单元。可以通过中间层(例如，焊料或导电环 氧树脂)将芯片1040安装在其引脚座上。可以利用扩频器件1080将每 个芯片上的触点连接到其各自的焊区。可以使用例如键合线或焊球将 芯片上的触点连接到扩频器件的导电迹线。可以使用例如键合线或中 间层将扩频器件上的导电迹线连接到焊区。然后微电子芯片组件的阵 列可以使用塑料进行整体封装，接下来通过切割成单个的微电子芯片 组件而实现单粒化(singulated)。图10中的虚线显示了每个微电子芯片 组件的边界，它是具有塑料封装的单粒化封装体。
0088根据本公开的一个方面，图ll显示了制造微电子芯片组件的 示例性方法。该方法可以包括下述步骤的一些或全部。 一些步骤可以同时执行， 一些步骤的执行顺序可以不同于下文描述的顺序。在步骤 1110，可以提供在固定附连阵列中形成的多个金属引线框。这些金属 引线框相互附连并形成固定阵列。每个金属引线框可以具有在中心区 域的引脚座和在外围区域的多个导电焊区。所述多个导电焊区可以包 围引脚座，且所述多个导电焊区可以被离散地定义，并被布置为向内 朝向该引脚座。
0089在步骤1120，多个芯片可以附连到多个金属引线框上。例如，
这是通过将每个芯片附连到相应的一个引脚座上实现的。多个芯片中 的每一个可以具有正面、背面和侧面。多个芯片中的每一个可以覆盖 相应的一个引脚座。多个芯片中的每一个可以具有在其正面上的导电 触点。
OO卯在步骤1130，多个扩频器件可以附连到多个金属引线框上。 多个扩频器件中的每一个可以被放置为至少部分与多个芯片中的相应 的一个芯片的侧面相邻，并且至少部分覆盖相应的一个引脚座。多个 扩频器件中的每一个可以至少具有第一导电层和第一介电层。第一导 电层可以具有一个或多个导电迹线。
0091相较于一个或多个键合线，多个扩频器件中的每一个可以被 配置为提供更低的阻抗不连续性。在一个方面，多个扩频器件中的每 一个可以被配置为提供比使用一个或多个键合线代替扩频器件(包括 相关联的到各自芯片和焊区的连接)时由这些键合线产生的阻抗不连 续性更低的阻抗不连续性。在另一个方面，多个扩频器件中的每一个 被配置为减少阻抗不连续性，从而由相应的扩频器件产生的阻抗不连 续性小于可能由一个或多个键合线产生的阻抗不连续性，其中每个键 合线的长度大于等于或基本等于相应芯片的导电触点与相应导电焊区 之间的距离。
0092多个芯片中的每个芯片的至少一个导电触点可以连接到多个 扩频器件中相应的一个扩频器件的一个或多个导电迹线中的至少一个 导电迹线。另外，多个扩频器件中的每个扩频器件的一个或多个导电 迹线中的至少一个导电迹线可以连接到多个金属引线框中相应的一个 金属引线框的多个导电焊区中的至少一个导电焊区。
0093在步骤1140，微电子芯片组件被封装。每个 电子芯片组件具有多个金属引线框中相应的一个金属引线框，多个芯片中相应的一 个芯片，和多个扩频器件中相应的一个扩频器件。在步骤1150，将微 电子芯片组件从固定附连阵列中分离出来成为单个封装。例如，微电
子芯片组件的每个侧面可以为4mm至19mm，厚度可以为大约lmm至 5mm。这些尺度是示例性的，本发明并不限制于这些尺度。0094在步骤1120，通过在多个芯片中的每个芯片和相应的一个引 脚座之间形成导电中间层，可以将多个芯片中的每个芯片附连到相应 的一个引脚座上。在步骤1130，通过在多个扩频器件中的每个扩频器 件和相应的一个引脚座之间形成中间层，可以放置多个扩频器件中的 每个扩频器件。在一个方面，中间层是导电的。
0095根据本公开的一个方面，通过在多个芯片中的每个芯片的导 电触点和多个扩频器件中相应的一个扩频器件的一个或多个导电迹线 之间放置一个或多个焊球，可以将多个芯片中的每个芯片的至少一个 导电触点连接到多个扩频器件中相应的一个扩频器件的一个或多个导 电迹线中的至少一个导电迹线。根据另一个方面，可以用一个或多个 键合线代替一个或多个焊球。
0096根据本公开的一个方面，通过在多个扩频器件中的每个扩频 器件和多个金属引线框中相应的一个金属引线框的多个导电焊区之间 建立导电中间层，可以将多个扩频器件中的每个扩频器件的一个或多 个导电迹线中的至少一个导电迹线连接到相应的多个导电焊区中的至 少一个导电焊区。在一个方面，这种中间层不是键合线。根据另一个 方面，可以使用键合线代替导电中间层。
0097多个扩频器件中的每个扩频器件可以表面安装在相应的引脚 座和相应的多个导电焊区上。可以在无需人工干预的情况下使用工具 自动执行下列步骤中的每一个提供多个金属引线框、附连多个芯片、 附连多个扩频器件、封装微电子芯片组件和分离微电子芯片组件。
0098根据一个方面，下述两个步骤同时执行(i)放置多个扩频器 件中的每个扩频器件，使其至少部分与多个芯片中相应的一个芯片的 侧面相邻，并且至少部分覆盖相应的一个引脚座；和(ii)将多个扩频器 件中的每个扩频器件的一个或多个导电迹线中的至少一个导电迹线连 接到多个金属引线框中相应的一个金属引线框的多个导电焊区中的至
29少一个导电焊区。
0099需要注意的是，在本公开的一个方面，此处参照图1和图2提 供的描述(除了关于键合线的描述)也适用于其它图，如图4至图9， 反之亦然。
0100所属领域的技术人员可以理解此处描述的功能可以用不同方 式实现。在不背离本发明范围的前提下，可以对各种部件和模块进行 不同的布置(例如，按不同的顺序进行布置，或按不同方式进行分割)。
0101需要理解的是，所公开的处理过程中的步骤的特定顺序或层 次是示例性方法的图示说明。需要理解的是，可以根据设计偏好重新 布置处理过程中步骤的特定顺序或层次。随附的方法权利要求以示例 的次序展示了不同步骤的元素，但并不限于给出的特定顺序或层次。 一些步骤可以同时执行。
0102需要理解，本公开使用的术语，例如"正"、"反"、"侧面"、 "顶"、"底"、"水平"、"垂直"、"上"、"下"、"下面"等等，是指任 意的参考系，而不是指普通的重力参考系。因此，正面和背面可能在 重力参考系中向上、向下、对角地、水平地延伸。"覆盖"以及类似的 术语可以指在上方或在下方。"具有"、"包括"以及类似的术语是可扩 展的，使用方式与"包含"类似。术语"连接"、"耦连"以及类似的 术语可以指直接或间接连接，或直接或间接耦连。0103需要注意的是，根据一个方面，导电迹线可以是引脚、焊盘、 接线端、模块等等。导电迹线可以由一种或多种材料或其它导电材料 制成。侧面可以是给定部分的一个或多个侧面或所有侧面。虽然此处 公幵了某些导电路径和模式，但本发明并不限于这些路径和模式，可 以应用其它路径和模式。虽然在此处为了阐述目的公开了少量的触点 和悍区，也可以使用大量的触点和焊区。另外，也可以使用多行触点、 触点阵列和/或多行焊区。正面可以是外表面或内表面。背面可以是外 表面或内表面。外表面可以有一层或多层，例如在外表面上覆盖保护 层。
0104本发明可以应用于各种一般的、标准的、畅销的、可购买的、 便宜的封装，例如四方扁平无引脚(QFN)封装、芯片尺寸级封装(CSP)、 小外形集成电路(SOIC)封装、小外形(SO)封装、小外形晶体管(SOT)
30封装、TO220、双列直插式(DIP)封装。这些是封装的示例，本发明 不限于这些封装。
0105在一个方面，本发明的微电子芯片组件不需要连接器，如同 轴连接器(例如，GPPO连接器)。微电子芯片组件可以使用自动组装 设备进行生产。可以使用一般的、标准的、可购买的基座/焊区/框架对 定制芯片进行封装。本发明可以应用于线键合配置、倒装芯片配置和 二者的组合。
0106提供上面的描述使所属领域的技术人员可以实践本文描述的 各个方面。对这些方面的各种修改对所属领域的技术人员是很明显的， 本文定义的一般原则可以应用到其它方面。因此，权利要求不受限于 本文显示的方面，而是与该语言权利要求(language claim)的完整范 围一致，其中对元件的单数引用并不是指"一个和仅此一个"，除非明 确说明，而是指"一个或多个"。除非明确说明，否则术语"一些"指 一个或多个。男性代名词(例如，他)包括女性和中性(例如，她和 它)，反之亦然。
0107所属领域的技术人员熟知或后来熟知整个公开描述的各个方 面的元件结构和功能性等价物，这些等价物作为参考并入本文，并包 含在权利要求中。此外，本申请公开的任何发明内容不管是否在权利 要求书中明确地要求保护，都不意味着无偿向公众开放。除非权利要 求的要素明确采用"用于...的装置"的方式表达，或者在方法权利要 求情况下，除非权利要求的要素采用"用于…的步骤"的方式表达， 否则不能根据美国法典35条112节第6段的条款来解释权利要求的要素。
权利要求
1.一种芯片组件，包括芯片，其具有正面、背面和侧面，所述芯片在所述正面具有导电触点；导电引脚座，其与所述芯片耦连，所述导电引脚座具有正面、背面和侧面；导电中间层，其被放置在所述芯片的所述背面和所述导电引脚座的所述正面之间，所述导电中间层与所述芯片的所述背面耦连，并和所述导电引脚座的所述正面耦连；扩频器件，其至少具有第一导电层和第一介电层，所述第一导电层具有一个或多个导电迹线，所述扩频器件被放置为至少部分与所述芯片的所述侧面相邻，并且至少部分覆盖所述导电引脚座，一中间层被放置在所述扩频器件和所述导电引脚座之间；和多个导电焊区，其被放置为至少部分与所述导电引脚座的所述侧面相邻，至少一个所述导电触点与所述一个或多个导电迹线中的至少一个导电迹线相连，所述一个或多个导电迹线的所述至少一个导电迹线与所述多个导电焊区的至少一个导电焊区相连，所述扩频器件被配置为减少阻抗不连续性，从而由所述扩频器件产生的阻抗不连续性小于由一个或多个键合线产生的阻抗不连续性，其中每个键合线的长度大致等于芯片的一个导电触点和相应的一个导电焊区之间的距离。
2. 根据权利要求1所述的芯片组件，其中所述扩频器件具有正面、背 面和侧面，所述扩频器件还具有第二导电层和一个或多个通孔，其中所述第一导电层被放置在所述扩频器件的所述正面上，所述第二 导电层被放置在所述扩频器件的所述背面上，且所述一个或多个通孔沿着 所述扩频器件的所述侧面延伸。
3. 根据权利要求2所述的芯片组件，其中所述第一导电层的所述一个 或多个导电迹线中的至少第一导电迹线是高频信号线，其中所述第一导电层的所述一个或多个导电迹线中的至少第二导电迹线是接地迹线，所述第二导电层具有一块接地迹线，且所述一个或多个通 孔与所述第一导电层的所述一个或多个导电迹线中的至少第二导电迹线相 连，并与所述第二导电层的所述一块导电迹线相连。
4. 根据权利要求3所述的芯片组件，其中所述第一导电层的所述一个或多个导电迹线中的至少第三导电迹线是接地迹线，且所述一个或多个导 电迹线中的所述第一导电迹线横向放置在所述一个或多个导电迹线中的所 述第二导电迹线和所述第三导电迹线之间。
5. 根据权利要求1所述的芯片组件，其中所述扩频器件包围所述芯片 的侧面，且所述多个导电焊区包围所述扩频器件的侧面。
6. 根据权利要求1所述的芯片组件，其中所述一个或多个导电迹线中 的至少一个导电迹线具有一个或多个匹配元件，所述一个或多个匹配元件 沿所述一个或多个导电迹线中的所述至少一个导电迹线的一个或多个侧面 延伸，所述一个或多个匹配元件被配置为进一步减少所述阻抗不连续性。
7. 根据权利要求1所述的芯片组件，其中所述导电触点之间的节距小 于所述多个导电焊区之间的节距。
8. 根据权利要求1所述的芯片组件，其中所述扩频器件被配置为承载 一个或多个高频信号和接地信号。
9. 根据权利要求1所述的芯片组件，还包括第一组多个键合线和第二 组多个键合线，其中所述第一组多个键合线将所述芯片的所述导电触点连接到所述扩 频器件的导电迹线，且其中所述第二组多个键合线将所述扩频器件的所述导电迹线连接到所 述多个导电焊区。
10. 根据权利要求IO所述的芯片组件，其中如果键合线被放置在所述芯片的一个所述导电触点和所述多个导电焊区中的一个导电焊区之间，则 所述第一组多个键合线中 一个键合线的长度与所述第二组多个键合线中一 个键合线的长度之和小于所述键合线的长度。
11.根据权利要求1所述的芯片组件，还包括多个键合线， 其中所述多个键合线将所述芯片的所述导电触点连接到所述扩频器件 的导电迹线，且其中所述扩频器件的所述导电迹线在不使用键合线的情况下与所述多 个导电焊区连接。
12. 根据权利要求12所述的芯片组件，其中所述扩频器件具有第二导 电层，其中所述扩频器件的所述导电迹线具有第一组多个导电迹线、 一个或 多个通孔和第二组多个导电迹线，其中所述第一组多个导电迹线在所述第一导电层上，所述第二组多个 导电迹线在所述第二导电层上，其中所述多个键合线将所述芯片的所述导电触点连接到所述扩频器件 的所述第一组多个导电迹线，且其中所述扩频器件的所述第二组多个导电迹线在不使用键合线的情况 下与所述多个导电焊区连接。
13. 根据权利要求1所述的芯片组件，其中所述扩频器件完全包围所述芯片的侧面，并且至少部分包围所述芯片的所述正面。
14. 根据权利要求1所述的芯片组件，还包括多个焊球， 其中所述多个焊球将所述芯片的所述导电触点连接到所述扩频器件的导电迹线。
15. 根据权利要求1所述的芯片组件，还包括多个焊球， 其中所述扩频器件还具有第二导电层和一个或多个通孔，其中所述第二导电层具有一个或多个导电迹线，其中所述多个焊球中的至少第一焊球与所述芯片的所述导电触点中的 至少第一导电触点相连，并且与所述扩频器件的所述第一导电层的所述一 个或多个导电迹线中的至少第一导电迹线相连，其中所述一个或多个通孔中的至少第一通孔与所述第一导电层的所述 一个或多个导电迹线中的所述第一导电迹线相连，并且与所述扩频器件的 所述第二导电层的所述一个或多个导电迹线中的至少第一导电迹线相连。
16. 根据权利要求15所述的芯片组件，其中所述扩频器件的所述第二 导电层的所述一个或多个导电迹线中的所述第一导电迹线与所述导电引脚 座相连，并且与所述多个导电焊区中的至少第一焊区相连。
17. 根据权利要求15所述的芯片组件，其中所述扩频器件的所述第二 导电层的所述一个或多个导电迹线中的所述第一导电迹线与所述多个导电 焊区中的至少第一焊区相连。
18. 根据权利要求17所述的芯片组件，其中所述扩频器件还包括第三 导电层，其中所述第三导电层具有一个或多个导电迹线，所述扩频器件的所述 第一导电层的所述一个或多个导电迹线中的所述第一导电迹线被放置在所 述扩频器件的所述第三导电层的所述一个或多个导电迹线中的至少第一导 电迹线和所述扩频器件的所述第二导电层的所述一个或多个导电迹线中的 至少第二导电迹线之间，且其中所述第二导电层的所述一个或多个导电迹线中的所述第二导电迹 线与所述导电引脚座相连，且其中所述第三导电层的所述一个或多个导电迹线中的所述第一导电迹 线是接地迹线。
19. 根据权利要求15所述的芯片组件，其中所述扩频器件还包括第三 导电层，所述第三导电层具有一个或多个导电迹线，其中所述第一导电层的所述一个或多个导电迹线中的所述第一导电迹 线与所述一个或多个通孔中的所述第一通孔相连，其中所述一个或多个通孔中的所述第一通孔与所述第三导电层的所述 一个或多个导电迹线中的至少第一导电迹线相连，其中所述第三导电层的所述一个或多个导电迹线中的所述第一导电迹 线与所述一个或多个通孔中的至少第二通孔相连，且其中所述一个或多个通孔中的所述第二通孔与所述扩频器件的所述第 二导电层的所述一个或多个导电迹线中的至少所述第一导电迹线相连。
20. 根据权利要求15所述的芯片组件，其中所述扩频器件具有第一正 面、第二正面、侧面和背面，其中所述扩频器件的所述第一正面背向所述芯片的所述正面，所述扩 频器件的所述第二正面面向所述芯片的所述正面，所述扩频器件的所述侧 面面向所述芯片的所述侧面，并且所述扩频器件的所述背面面向所述导电 引脚座，其中所述第一导电层的所述一个或多个导电迹线中的所述第一导电迹 线的至少一部分被放置在所述扩频器件的所述第二正面上，且其中所述扩频器件的所述第二导电层的所述一个或多个导电迹线中的 所述第一导电迹线的至少一部分被放置在所述扩频器件的所述背面上。
21. 根据权利要求20所述的芯片组件，其中所述第一导电层的所述一 个或多个导电迹线中的所述第一导电迹线的至少一部分被放置在所述扩频 器件的内表面上。
22. 根据权利要求1所述的芯片组件，其中所述扩频器件具有第一悬 置部分、基底部分和第二悬置部分，其中所述第一悬置部分被放置为至少部分覆盖所述芯片，其中所述基底部分被放置为至少部分覆盖所述导电引脚座，且其中所述第二悬置部分被放置为至少部分覆盖所述多个导电焊区。
23. 根据权利要求1所述的芯片组件，其中所述芯片被所述扩频器件和所述导电引脚座完全封装。
24. 根据权利要求1所述的芯片组件，其中所述扩频器件完全包围所 述芯片的所述侧面和所述正面。
25. —种芯片组件，包括芯片，其具有正面、背面和侧面，所述芯片具有导电触点； 基座，其与所述芯片耦连，所述基座具有正面、背面和侧面； 中间层，其被放置在所述芯片的所述背面和所述基座的所述正面之间； 扩频器件，其至少具有第一导电层和第一介电层，所述第一导电层具 有一个或多个导电迹线，所述扩频器件被放置为至少部分与所述芯片的所 述侧面相邻，并且至少部分覆盖所述基座；和多个导电焊区，所述芯片的至少一个所述导电触点与所述扩频器件的 所述一个或多个导电迹线中的一个导电迹线相连，所述扩频器件的所述一 个或多个导电迹线中的所述至少一个导电迹线与所述多个导电焊区中的一 个导电焊区相连，所述扩频器件被配置为减少阻抗不连续性，从而由所述 扩频器件产生的阻抗不连续性小于当使用一个或多个键合线代替所述扩频 器件时由所述键合线产生的阻抗不连续性。
26. —种制造芯片组件的方法，该方法包括提供在固定附连阵列中形成的多个金属引线框，所述多个金属引线框 中的每个金属引线框具有在中心区域的引脚座和在外围区域的多个导电焊 区，所述多个导电焊区包围所述引脚座，所述多个导电焊区被离散地定义， 并被布置为向内朝向所述引脚座；将多个芯片附连到所述多个金属引线框上，附连所述多个芯片的步骤 包括将所述多个芯片中的每个芯片附连到相应的一个引脚座上，所述 多个芯片中的每个芯片具有正面、背面和侧面，所述多个芯片中的每个芯 片覆盖所述相应的一个引脚座，所述多个芯片中的每个芯片具有在其正面的导电触点；将多个扩频器件附连到所述多个金属引线框上，附连所述多个扩频器 件的步骤包括放置所述多个扩频器件中的每个扩频器件，使其至少部分与所述 多个芯片的相应的一个芯片的侧面相邻，并且至少部分覆盖相应的一个所 述引脚座，所述多个扩频器件中的每个扩频器件至少具有第一导电层和第 一介电层，所述第一导电层具有一个或多个导电迹线，所述多个扩频器件 中的每个扩频器件被配置为提供比一个或多个键合线提供的阻抗不连续性 更小的阻抗不连续性；将所述多个芯片中的每个芯片的至少一个所述导电触点连接到所 述多个扩频器件中的相应的一个扩频器件的所述一个或多个导电迹线中的至少一个导电迹线；和将所述多个扩频器件中的每个扩频器件的所述一个或多个导电迹 线中的至少一个导电迹线连接到所述多个金属引线框中的相应的一个金属引线框的所述多个导电焊区中的一个导电焊区；封装所述芯片组件，每个所述芯片组件具有所述多个金属引线框中的一个相应金属引线框、所述多个芯片中的一个相应芯片和所述多个扩频器 件中的一个相应扩频器件；以及从所述固定附连阵列将所述芯片组件分离为单个的封装体。
27. 根据权利要求26所述的方法，其中所述多个扩频器件中的每个扩 频器件被表面安装在相应的引脚座和相应的多个导电焊区上。
28. 根据权利要求26所述的方法，其中附连所述多个芯片中的每个芯 片的步骤包括在所述多个芯片中的每个芯片与相应的一个所述引脚座之间 形成导电中间层，其中放置所述多个扩频器件中的每个扩频器件的步骤包括在所述多个 扩频器件中的每个扩频器件与相应的一个所述引脚座之间形成中间层，且其中连接所述一个或多个导电迹线中的至少一个导电迹线的步骤包括 在所述多个扩频器件中的每个扩频器件与相应的多个导电焊区之间形成导电中间层。
29. 根据权利要求26所述的方法，其中所述中间层是导电的。
30. 根据权利要求26所述的方法，其中连接所述导电触点中的至少一 个导电触点的步骤包括在所述多个芯片中的每个芯片的导电触点与所述多 个扩频器件中相应的一个扩频器件的所述一个或多个导电迹线之间放置一 个或多个焊球。
31. 根据权利要求26所述的方法，其中所述多个扩频器件中的每个扩 频器件完全包围所述多个芯片中的相应的一个芯片。
32. 根据权利要求26所述的方法，其中所述多个扩频器件中的每个扩 频器件部分包围所述多个芯片中的相应的一个芯片。
33. 根据权利要求26所述的方法，其中附连所述多个芯片中的每个芯 片的步骤包括在所述多个芯片中的每个芯片与相应的一个所述引脚座之间 形成导电层，且其中放置所述多个扩频器件中的每个扩频器件的步骤包括在所述多个 扩频器件中的每个扩频器件与相应的一个所述引脚座之间形成导电中间 层。
34. 根据权利要求26所述的方法，其中对于所述多个扩频器件中的每 个扩频器件，放置所述多个扩频器件中的每个扩频器件的步骤和连接所述 一个或多个导电迹线中的至少一个导电迹线的步骤同时执行。
35. 根据权利要求26所述的方法，其中自动执行下列步骤中的每一 个提供多个金属引线框、附连多个芯片、附连多个扩频器件、封装所述 芯片组件以及分离所述芯片组件。
36. 根据权利要求26所述的方法，其中在所述多个金属引线框的每个金属引线框中，所述引脚座和所述多个导电焊区采用相同的材料，并具有 相同的厚度。
37.根据权利要求26所述的方法，其中所述引脚座是导电的。
全文摘要
一种芯片组件包括芯片、引脚座、中间层、扩频器件和焊区。该芯片具有触点。中间层被放置在芯片和引脚座之间。扩频器件至少具有导电层和介电层。该导电层有导电迹线。扩频器件与芯片侧面相邻，并覆盖引脚座。焊区与引脚座的侧面相邻。触点与导电迹线相连。导电迹线与焊区相连。扩频器件被配置为减少阻抗不连续性，从而由扩频器件产生的阻抗不连续性小于由键合线产生的阻抗不连续性，其中每个键合线的长度大于或大致等于触点和焊区之间的距离。
文档编号H04B1/69GK101562176SQ20091012993
公开日2009年10月21日 申请日期2009年4月10日 优先权日2008年4月10日
发明者B·Y·劳, W·W·陈 申请人:塞拉单片机有限公司