半导体器件的缺陷检测结构、装置及其检测方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的缺陷检测结构、装置及其检测方法。

背景技术：

随着半导体工艺进入深亚微米时代，0.13μm以下的元件例如cmos器件中，nmos晶体管和pmos晶体管之间的隔离结构通常采用(浅沟槽隔离(shallowtrenchisolation，sti)工艺形成。浅沟槽隔离结构的形成过程是在半导体衬底中形成浅沟槽，然后通过化学气相淀积(cvd)工艺在上述浅沟槽中填入绝缘的物质，达到隔离n型和p型掺杂区域和半导体衬底上不同或相同器件的目的，即sti不仅能隔离nmos、pmos，相同器件也可以隔离，例如nmos和nmos。

然而，随着浅沟槽隔离结构的深宽比不断变大，通过化学气相淀积(cvd，chemicalvapordeposition)工艺对其进行绝缘物质的填充时，浅沟槽的上部封口会先被淀积的绝缘物质封住，导致在浅沟槽的上部封口与浅沟槽的底部之间的某些位置出现空洞。

技术实现要素：

本发明的目的是提供一种半导体器件的缺陷检测结构、装置及其检测方法，以解决现有技术无法检测出位于浅沟槽隔离结构内部底部空洞的问题。

为了解决上述问题，本发明通过以下技术方案实现。

一种半导体器件的缺陷检测结构，包含：半导体衬底，形成于所述半导体衬底中的有源区和浅沟槽隔离结构；第一通孔组，其包括多个第一通孔，各个所述第一通孔间隔设置在所述有源区内；第二通孔组，其包括多个第二通孔，各个所述第二通孔间隔设置在所述浅沟槽隔离结构内；第一引线，其将所述第一通孔组中的各个所述第一通孔电连接；以及第二引线，其将所述第二通孔组中的各个所述第二通孔电连接。

进一步的，还包含：中间介质层，其覆盖所述浅沟槽隔离结构和有源区；第一金属焊盘，其与所述第一引线的端部连接，并位于所述中间介质层上；第二金属焊盘，其与所述第二引线的端部连接，并位于所述中间介质层上。

进一步的，所述半导体衬底内还设有阱区，所述有源区和浅沟槽隔离结构位于所述阱区内，所述阱区为n型阱或p型阱。

进一步的，所述半导体衬底上形成有多个功能区和多个空隙区，每个所述空隙区位于对应的两个所述功能区之间；所述功能区用于制成功能型器件，所述空隙区用于设置检测件；所述阱区位于各个所述空隙区内。

进一步的，所述第二通孔的数量与所述浅沟槽隔离结构的长度相匹配，使得所述浅沟槽隔离结构的长度方向上被多个所述第二通孔覆盖。

进一步的，所述第二通孔的数量与所述第一通孔数量相等。

进一步的，还包含：刻蚀阻挡层以及自对准硅化物层，所述刻蚀阻挡层位于所述中间介质层下方，覆盖所述浅沟槽隔离结构和有源区；所述自对准硅化物层位于所述刻蚀阻挡层下方用于覆盖所述有源区；

每个所述第一通孔自上而下贯穿所述半导体衬底上的中间介质层、刻蚀阻挡层和自对准硅化物层与有源区连通；

每个所述第二通孔自上而下贯穿所述半导体衬底上的中间介质层和刻蚀阻挡层与对应的浅沟槽隔离结构连通；

当浅沟槽隔离结构内部底部存在空洞时，所述第二通孔与所述空洞连通。

另一方面，一种半导体器件的缺陷检测装置，包含：

晶圆级检测机台；以及如上文所述的半导体器件的缺陷检测结构；其中，所述晶圆级检测机台设有探针，并通过所述探针与半导体器件的缺陷检测结构的第一引线和第二引线连接，或者，与半导体器件的缺陷检测结构的第一金属焊盘和所述第二金属焊盘连接。

再一方面，一种半导体器件的缺陷检测方法，包含以下过程：

步骤s1、在半导体衬底中的所有间隙区中内分别设置如上文所述的半导体器件缺陷检测结构，进入步骤s2；步骤s2、通过晶圆级检测机台中的探针对应与一个半导体器件缺陷检测结构中的第一金属焊盘和第二金属焊盘接触，使得半导体器件缺陷检测结构中的第一通孔组、第二通孔组和晶圆级检测机台构成检测回路，进入步骤s3；步骤s3、启动晶圆级检测机台检测电流程序，检测所述第一通孔组和第二通孔组之间的漏电流，进入步骤s4；步骤s4、记录所述步骤s3中得到的漏电流值，并重复步骤s2～s4直至半导体衬底上所有间隙区的半导体检测结构检测完毕，得到一组漏电流值，进入步骤s5；步骤s5、对所述步骤s4中得到的组漏电流值中的各个漏电流值相互进行比对并判断所述半导体器件衬底的浅沟槽隔离结构是否存在空洞。

进一步的，所述步骤s5还包括以下过程：步骤s5.1、当所述漏电流值组中的漏电流值超出预设范围，则对应该漏电流中的半导体器件衬底中的浅沟槽隔离结构内存在空洞。步骤s5.2、当所述漏电流值组中的每个漏电流值在预设范围内，则该半导体器件衬底中的所有浅沟槽隔离结构内不存在空洞。

本发明与现有技术相比具有以下优点：

本发明通过在半导体衬底上的各个间隙区的有源区形成第一通孔组，在浅沟槽隔离结构内形成第二通孔组，第一通孔组和第二通孔组中的各个通孔分别通过相应的引线引出与晶圆级测试机台构成电性回路。分别测试各个间隙区的第一通孔组和第二通孔组之间的漏电流得到漏电流值组，将各个漏电流值组中的漏电流值相互进行比对，当所述漏电流值组中的漏电流值比该组中其他漏电流值大出一个或几个数量级时，则对应该漏电流中的半导体器件衬底中的浅沟槽隔离结构内存在空洞。当所述漏电流值组中的每个漏电流值趋近于0时，则该半导体器件衬底中的所有浅沟槽隔离结构内不存在空洞。由此本发明可以解决现有技术无法检测出位于浅沟槽隔离内部底部空洞的问题。

附图说明

图1为现有技术中半导体器件部分剖面结构示意图；

图2和图3分别为本发明一实施例的半导体器件的缺陷检测结构示意图；

图4为本发明一实施例的浅沟槽隔离内无空洞时的缺陷检测结构剖面结构示意图；

图5为本发明一实施例的浅沟槽隔离内有空洞时的缺陷检测结构剖面结构示意图；

图6为本发明一实施例的半导体器件缺陷检测方法流程图。

具体实施方式

承如背景技术所述，浅沟槽的上部封口与浅沟槽的底部之间的某些位置会存在空洞缺陷，导致降低产品良率的问题，研究发现，具体请参见图1，其为半导体器件部分剖面结构示意图；如图1所示，半导体器件包含：半导体衬底；形成于半导体衬底中的第一阱401和第二阱402，所述第一阱401和第二阱402为p型阱或n型阱；分别形成于第二阱402内的源漏极301和第一阱401内的源漏极400；形成于源漏极301、400上方的硅化物阻挡层300(通常由氮化硅材料构成)，上述自对准硅化物合金层300用于定义后续形成自对准金属硅化物结构110(由nipt材料构成)/111的位置，即覆盖有自对准硅化物合金层300的地方不会形成自对准金属硅化物结构110/111；形成于第二阱402内的源极与漏极之间的浅掺杂源漏极(ldd)302；形成于浅掺杂源极和漏极之间的口袋型离子注入区303，该口袋型离子注入区303用于防止浅掺杂源漏极302往沟道里扩散，抑制mos管的短沟道效应；栅极112，在半导体衬底上形成，位于源漏极之间的沟道区上方。自对准金属硅化物结构111位于上述栅极112顶部。上述栅极112侧壁形成有侧墙113和114。

在衬底上的第二阱402和第一阱401之间形成有浅沟槽103，浅沟槽103内填充有绝缘物质以形成浅沟槽隔离结构，通过上述方法在第二阱402和p阱401中各自形成有多个浅沟槽隔离结构(图1未示出)，此时，所述多个浅沟槽隔离结构的作用是用于隔离出多个有源区。在浅沟槽103上部封口处形成有刻蚀阻挡层200，用于识别后续通孔(ct)刻蚀时间的判定。在刻蚀阻挡层200和自对准多晶金属硅化物结构110上方分别形成中间介质层101和102，用于隔离半导体器件的前后段。

通过化学淀积工艺对其进行填充绝缘物质时，会在浅沟槽103内形成有空洞500。方便后续工艺进行，使上述半导体器件的表面平坦化，sti填充之后就会有一道化学机械研磨处理(cmp)，半导体器件的表面经cmp处理之后，会对上述半导体器件进行在线缺陷检查(inline)，该缺陷检查类似光学显微镜查看晶圆(wafer)表面是否有缺陷(defect)，当上述空洞500靠近所述浅沟槽103上部封口处时，则经过cmp处理之后，空洞500会在半导体器件的表面露出来，通过在线缺陷检查就可以检查到。但如果空洞500在浅沟槽103中下部时，经过cmp处理之后，上述空洞500不能在半导体器件的表面露出来，则通过在线缺陷检查的方法无法检测出上述空洞500，而上述空洞500的存在势必会导致产品良率的降低。

基于上述研究，本发明提供一种半导体器件的缺陷检测结构、装置及其检测方法，通过在半导体衬底上的各个间隙区的有源区形成第一通孔组，在浅沟槽隔离结构内形成第二通孔组，第一通孔组和第二通孔组中的各个通孔分别通过相应的引线引出与晶圆级测试机台构成电性回路。分别测试各个间隙区的第一通孔组和第二通孔组之间的漏电流得到漏电流值组，将各个漏电流值组中的漏电流值相互进行比对，当所述漏电流值组中的漏电流值比该组中其他漏电流值大出一个或几个数量级时，则对应该漏电流中的半导体器件衬底中的浅沟槽隔离结构内存在空洞。当所述漏电流值组中的每个漏电流值趋近于0时，则该半导体器件衬底中的所有浅沟槽隔离结构内不存在空洞。由此检测出位于浅沟槽隔离内部底部空洞，进而实现提高产品良率的目的。

下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选一实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际一实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际一实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个一实施例改变为另一个一实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明一实施例的目的。

结合图2和图4所示，本发明提供一种半导体器件的缺陷检测结构，所述半导体器件的缺陷检测结构包含：半导体衬底，所述衬底上形成有多个功能区和多个空隙区(划片道区域或切割道区域)，每个所述空隙区位于各个功能区之间。所述功能区用于制成功能器件(例如mos管)，所述空隙区用于设置检测件。每个空隙区中的同一种类型的阱区10(阱区类型包括p型阱和n型阱两种类型)内对应设置如下文所述的检测结构单元，所述检测结构单元包括：上述阱区10，所述阱区10包括若干个有源区1060和若干个浅沟槽隔离结构1070，所述若干个浅沟槽隔离结构1070用于隔离出所述若干个有源区1060；第一通孔组，其包括多个第一通孔1021，多个第一通孔1021间隔对应设置在有源区1060内；第二通孔组，其包括多个第二通孔1022，多个第二通孔1022间隔对应设置在浅沟槽隔离结构1070内。优选地，如图2所示，第一通孔组中的各个第一通孔1021位于同一条直线上。第二通孔组中的各个第二通孔1022位于同一条直线上。各个第一通孔1021和各个第二通孔1022相互平行。

优选地，如图3所示，对于不同的半导体器件浅沟槽隔离结构的长度不同，所述第二通孔1022的个数要与所述浅沟槽隔离结构1070的长度相匹配。也就是第二通孔1022的个数尽量设置多个以覆盖整个沟槽隔离区1070。而第一通孔1021的个数需要与所述第二通孔1022的个数相匹配。第一通孔1021与所述第二通孔102之间的距离以及第一通孔1021与所述第二通孔102的孔径尺寸需满足设计规则和工艺要求。

上述检测结构单元还包括：第一引线1011和第二引线1012；上述第一引线1011用于将若干个第一通孔1021电连接引出；上述第二引线1012用于将多个第二通孔1022电连接引出。

上述检测结构单元进一步包括：第一金属焊盘1001和第二金属焊盘1002；所述第一金属焊盘1001与所述第一引线1011的引出线端连接。所述第二金属焊盘1002与所述第二引线1012的引出线端连接。

请参见图4，其为沿着如图2所示的缺陷检测结构中的相邻的第一通孔和第二通孔的纵轴方向的截面示意图。如图4所示，每个所述第一通孔1021垂直于上述半导体器件衬底表面。每个第一通孔1021贯穿中间介质层1030、刻蚀阻挡层1040和自对准硅化物层1050与有源区1060连通。每个第二通孔1022贯穿中间介质层1030和刻蚀阻挡层1040与对应的浅沟槽隔离结构1070连通。如图4所示，此时浅沟槽隔离结构1070内没有空洞，且浅沟槽隔离结构1070内填充有绝缘的二氧化硅材料，第一通孔与第二通孔之间的电阻趋于无限大。

请参见图5，其为沿着如图2所示的缺陷检测结构中的相邻的第一通孔和第二通孔，且第二通孔内有空洞时的纵轴方向的截面示意图。如图5所示，每个所述第一通孔1021垂直于上述半导体器件衬底表面。每个第一通孔1021贯穿中间介质层1030、刻蚀阻挡层1040和自对准硅化物层1050与有源区1060连通。每个第二通孔1022贯穿中间介质层1030和刻蚀阻挡层1040与对应的浅沟槽隔离结构1070连通。在浅沟槽隔离结构1070内靠近所述衬底底部处形成有空洞1080。空洞1080的存在会造成所述第二通孔1022过度刻蚀。由于对于不同的材料层刻蚀速率不同，所以在沿着所述浅沟槽隔离结构1070内自上而下刻蚀所述第二通孔1022时，第二通孔1022在穿过阻挡层时，此时会通过调节recipe，使第二通孔1022刚好刻蚀完中间介质层1030后和金属硅化物层1040连接。由于金属硅化物层1040下面是二氧化硅，所以相同recipe下，由于第二通孔1022没有第二阻挡层1050的阻挡，会继续向下刻蚀，停在浅沟槽隔离结构1070内的中间位置，此时如果浅沟槽隔离结构1070内的中间位置有空洞1080，会导致第二通孔1022继续向下刻蚀，最终刻穿浅沟槽隔离结构1070底部，使第二通孔1022有源区1060连接，形成通路。此时，由于上述第二通孔1022与有源区1060之间没有了绝缘物质的阻挡，使得两个通孔之间的电阻减小，两者之间的漏电流增大，且比无上述空洞时，检测到的漏电流大几个数量级。

基于上述实施例，本发明还公开了一种半导体器件缺陷检测方法：所述半导体器件缺陷检测方法包含以下过程：

步骤s1、在半导体衬底中的所有间隙区中内分别设置如上文所述实施例一中的半导体器件缺陷检测结构，进入步骤s2。

步骤s2、通过晶圆级检测机台中的探针对应与一个半导体器件缺陷检测结构中的第一金属焊盘和第二金属焊盘接触。此时，半导体器件缺陷检测结构中的第一通孔组和第二通孔组和晶圆级检测机台构成检测回路，进入步骤s3；

步骤s3、启动晶圆级检测机台检测电流程序，检测步骤s2中所述的第一通孔组和第二通孔组之间的漏电流，进入步骤s4；

步骤s4、记录步骤s3中得到的漏电流值，并重复步骤s2～s4直至半导体衬底上所有间隙区的半导体检测结构检测完毕得到一组漏电流值，进入步骤s5。

步骤s5、对步骤s4中得到的组漏电流值中的各个漏电流值相互进行比对并判断。

所述步骤s5还包括以下过程：

步骤s5.1、当上述漏电流值组中任意一漏电流值超出预设阈值(即比该组其他漏电流值大出一个或几个数量级)时，则对应该漏电流中的半导体器件衬底中的浅沟槽隔离结构内存在空洞。这是由于如果浅沟槽隔离结构内的中间位置或底部有空洞，会导致第二通孔继续向下刻蚀，最终刻穿浅沟槽隔离结构底部，使第二通孔1022有源区1060连接，形成通路。此时，由于上述第二通孔与有源区之间没有了绝缘物质的阻挡，使得两个通孔之间的电阻减小，两者之间的漏电流增大，且比无上述空洞时，检测到的漏电流大几个数量级。

步骤s5.2、当上述漏电流值组中的每个漏电流值在预设阈值范围(即趋近于0内)时，则该半导体器件衬底中的所有浅沟槽隔离结构内不存在空洞。

这是因为浅沟槽隔离结构内没有空洞时，浅沟槽隔离结构内填充的绝缘物质例如：二氧化硅材料，使得第一通孔与第二通孔之间的电阻趋于无限大，因此测得的两者之间的漏电流无限小趋近于0。

对于上述实施例所述的半导体器件缺陷检测方法，上述缺陷检测方法还可以是先在半导体衬底中的一个空隙区上设置上文所述的半导体器件检测结构，并通过晶圆检测机台结合半导体器件检测结构组成检测回路，得到该空隙区上的浅沟槽隔离结构中的第二通孔组和有源区中的第一通孔组之间的漏电流值，并记录。

然后在半导体衬底中的其他的一个空隙区上，设置上文所述的半导体器件检测结构，重复上述检测过程得到第二个漏电流值，并记录。

重复上述过程，直至半导体衬底中所有空隙区都设置过上文所述的半导体器件检测结构，并对其进行检测得到了一组漏电流值。

在对该组中的漏电流值相互进行比对判断，进而得到该半导体衬底上的浅沟槽隔离结构内是否存在空洞。

综上所述，本发明通过在半导体衬底上的各个间隙区的有源区形成第一通孔组，在浅沟槽隔离结构内形成第二通孔组，第一通孔组和第二通孔组中的各个通孔分别通过相应的引线引出与晶圆级测试机台构成电性回路。分别测试各个间隙区的第一通孔组和第二通孔组之间的漏电流得到漏电流值组，将各个漏电流值组中的漏电流值相互进行比对，当所述漏电流值组中的漏电流值比该组中其他漏电流值大出一个或几个数量级时，则对应该漏电流中的半导体器件衬底中的浅沟槽隔离结构内存在空洞。当所述漏电流值组中的每个漏电流值趋近于0时，则该半导体器件衬底中的所有浅沟槽隔离结构内不存在空洞。由此本发明可以解决现有技术无法检测出位于浅沟槽隔离内部底部空洞的问题。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。