低漏电高可靠性的夹层隔离阱的制作方法

本发明涉及半导体领域，具体的说，涉及了一种低漏电高可靠性的夹层隔离阱。

背景技术：

目前集成电路工艺平台上常规的pn结反偏阱隔离结构如图1所示，包括第二导电类型的衬底101，在第二导电类型的衬底101上形成第一导电类型的隐埋层103，在隐埋层103上面形成第二导电类型的阱区域106，在第二导电类型的阱区域106的外围形成第一导电类型的阱区域107，第一导电类型的阱区107底部与下方隐埋层103相连接组成第一导电类型的密闭隔离区域；在第一导电类型的隐埋层103外围形成第二导电类型的隐埋层102，在第一导电类型的阱区107外围形成第二导电类型的阱区104，第二导电类型的阱区104底部与第二导电类型的隐埋层102相连接。第二导电类型的阱区106与外围第二导电类型的阱区104、隐埋层102及衬底101之间形成了pn结反偏隔离结构，第二导电类型的阱区106可以获得独立电位；阱区106中通常会集成功率元器件或功能电路。然而，常规pn结反偏隔离结构的设计容易形成寄生双极结型晶体管(bjt)，即阱区106、隐埋层103及衬底101构成了一个纵向的pnp，阱区106、阱区107及阱区104构成了一个横向的pnp。当阱区107为最高电位时，隔离结构处在pn结反偏状态，反向漏电很低，而当阱区106遇到高电压导致阱区106与阱区107发生正偏，则横向的pnp被触发处于放大偏置状态；同时阱区106与隐埋层103发生正偏，纵向pnp被触发处于放大偏置。阱区106内的功能电路等将发生电流泄露，比如会大大降低升压转换器电路的效率，限制了升压转换器电路，而且电流泄漏增加了latchup(latchup是指cmos晶片中，在电源vdd和地线gnd之间由于寄生的pnp和npn双极性bjt相互影响而产生的一低阻抗通路)的风险，降低了芯片的可靠性。实际中由于第一导电类型的隐埋层103的浓度远高于第一导电类型的阱区107，纵向pnp的电流远低于横向pnp的电流。解决横向pnp的泄漏电流能有效提升电路的效率，提高电路的可靠性。

为了解决以上存在的问题，人们一直在寻求一种理想的技术解决方案。

技术实现要素：

本发明的目的是针对现有技术的不足，从而提供一种设计科学、实用性强、反向漏电低、可靠性高的低漏电高可靠性的夹层隔离阱。

为了实现上述目的，本发明所采用的技术方案是：一种低漏电高可靠性的夹层隔离阱，包括衬底和分别设置在所述衬底上的第一隐埋层及第二隐埋层，所述第二隐埋层环绕所述第一隐埋层设置，所述第一隐埋层上分别设置有第一阱区和横向隔离阱区，所述横向隔离阱区包括第一夹层阱、第二夹层阱和第三夹层阱，所述第一夹层阱环绕所述第一阱区设置，所述第二夹层阱环绕所述第一夹层阱设置，所述第三夹层阱环绕所述第二夹层阱设置，所述第二隐埋层上设置有第二阱区，所述第二阱区环绕所述第三夹层阱设置，所述第一夹层阱、所述第二夹层阱和所述第三夹层阱分别同电位设置；其中所述衬底、所述第二隐埋层、所述第一阱区、所述第二夹层阱和所述第二阱区分别为第二导电类型的半导体材料，所述第一隐埋层、所述第一夹层阱和所述第三夹层阱分别为第一导电类型的半导体材料。

基于上述，所述第一夹层阱的顶部、所述第二夹层阱的顶部和所述第三夹层阱的顶部分别设置有金属引线柱，各金属引线柱相互电性连接。

基于上述，所述第一阱区上设置有用于放置功能电路的容置槽。

基于上述，所述第二导电类型的半导体材料为p型半导体材料，所述第一导电类型的半导体材料为n型半导体材料。

本发明相对现有技术具有突出的实质性特点和显著的进步，具体的说，本发明通过横向隔离阱区的设置，第一阱区、横向隔离阱区和第二阱区共同构成两个pnp结构，当第一阱区遇到高电压时，由于横向隔离阱区的同电位设置，两个横向pnp均无法放大偏置，有效削弱了泄漏电流，其具有设计科学、实用性强、反向漏电低、可靠性高的优点。

附图说明

图1是现有技术的侧剖面结构示意图。

图2是本发的侧剖面结构示意图。

图中：201.衬底；202.第二隐埋层；203.第一隐埋层；204.第二阱区；205.氧化层；206.第一阱区；207.第一夹层阱；208.第二夹层阱；209.第三夹层阱。

具体实施方式

下面通过具体实施方式，对本发明的技术方案做进一步的详细描述。

如图1和图2所示，一种低漏电高可靠性的夹层隔离阱，包括衬底201和分别设置在所述衬底201上的第一隐埋层203及第二隐埋层202，所述第二隐埋层202环绕所述第一隐埋层203设置，所述第一隐埋层203上分别设置有第一阱区206和横向隔离阱区，所述横向隔离阱区包括第一夹层阱207、第二夹层阱208和第三夹层阱209，所述第一夹层阱207环绕所述第一阱区206设置，所述第二夹层阱208环绕所述第一夹层阱207设置，所述第三夹层阱209环绕所述第二夹层阱208设置，所述第二隐埋层202上设置有第二阱区204，所述第二阱区204环绕所述第三夹层阱209设置，所述第一夹层阱207、所述第二夹层阱208和所述第三夹层阱209分别同电位设置；其中所述衬底201、所述第二隐埋层202、所述第一阱区206、所述第二夹层阱208和所述第二阱区204分别为第二导电类型的半导体材料，所述第一隐埋层203、所述第一夹层阱207和所述第三夹层阱209分别为第一导电类型的半导体材料。

横向隔离阱区与第一隐埋层203构成密闭的隔离区域，横向隔离阱区的三个夹层阱之间通过电气连接形成同电位。本实施例中以所述第二导电类型的半导体材料为p型半导体材料、所述第一导电类型的半导体材料为n型半导体材料为例进行说明，当横向隔离阱区为最高电位时，本隔离阱的隔离结构处于pn结反偏状态，方向漏电很低。当第一阱区206内放置功率元器件或功能电路等导致第一阱区206为最高电位时，第一阱区206与第一夹层阱207之间、第一阱区206与第一隐埋层203之间分别发生正偏，电流经第一隐埋层203到达第三夹层阱209。由于第一夹层阱207、第二夹层阱208和第三夹层阱209之间通过电气连接为同电位状态，因此横向上构成两个寄生的pnp，第一个横向pnp由第一阱区206、第一夹层阱207和第二夹层阱208构成，第二个横向pnp由第二夹层阱208、第三夹层阱209和第二阱区204构成。第一个横向pnp中第一阱区206相当于发射极、第一夹层阱207相当于基极、第二夹层阱208相当于集电极，由于横向夹层阱的同电位设置，第一横向pnp的基极和集电极为同电位，第一横向pnp没有处于放大偏置。第二横向pnp中第二夹层阱208相当于发射极、第三夹层阱209相当于基极、第二阱区204相当于集电极，由于横向夹层阱的同电位设置，第二横向pnp的基极和发射极同电位，第二横向pnp也没有处于放大偏置。两个横向pnp均未处于放大偏置状态，有效的削弱了横向pnp的泄漏电流，提高该隔离阱的可靠性。同时第二夹层阱208还能起到收集空穴电流的作用，能有效降低横向pnp基极电流的注入，进一步削弱横向pnp的泄漏电流。

实际中第二阱区204和横向隔离阱区的顶部分别设置有氧化层205，第二阱区204顶部、第一夹层阱207顶部、第二夹层阱208顶部和第三夹层阱209顶部分别设置有无氧化层205覆盖的有源区。所述第一夹层阱207的顶部、所述第二夹层阱208的顶部和所述第三夹层阱209的顶部分别设置有金属引线柱，也即金属引线柱设置在有源区内，各金属引线柱相互电性连接以形成同电位。

实际中，所述第一阱区206上设置有用于放置功能电路的容置槽，以方便将需要进行隔离的功能电路、功率元器件等放入容置槽内进行集成隔离。

在其他实施例中，所述第二导电类型的半导体材料可以为n型半导体材料，所述第一导电类型的半导体材料为p型半导体材料。

最后应当说明的是:以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。