集成电路电容器及半导体器件的制作方法

本实用新型涉及半导体技术领域，特别涉及一种集成电路电容器及半导体器件。

背景技术：

在集成电路电容器中，随着尺寸微缩，高介电常数材料取代传统的介电层 SiO2，不仅可以维持足够的驱动电流，且可以在保持相同等效氧化层厚度 (equivalent oxide thickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。

然而，DRAM(Dynamic Random Access Memory，动态随机存取存储器) 单元数组上的储存电容区域(storage capacitor area)的微缩，其电容值(Capacitance) 以微缩尺寸平方的速度下降，维持电荷于电容的记忆数据时间以指数函数的方式下降，增加功率消耗。

技术实现要素：

本实用新型的主要目的在于提供一种集成电路电容器及半导体器件，获取较高K值的结晶态介电层，提升电容值，优化电容介电层电容特性。

为实现上述目的，本实用新型提供一种集成电路电容器，包括：第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述、第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。

可选的，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。

可选的，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。

可选的，所述掺杂元素包括锗或/和硅。

可选的，所述掺杂元素的含量介于3at.％～9.3at.％之间。

可选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。

可选的，所述电容介电层还包括附着层，所述附着层位于所述第一电极板与所述第一介电层之间。

可选的，所述电容介电层的总厚度介于4nm～10nm之间。

相应的，本实用新型还提供一种半导体器件，包括：

一基板，以及位于所述基板上的集成电路电容器；

所述集成电路电容器包括第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。

可选的，所述掺杂元素包括锗或/和硅。

可选的，所述第一电极板具有柱形体外形，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

可选的，所述第一电极板具有U形筒型，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

可选的，所述集成电路电容器还包括多晶硅层、钨层以及氧化硅层，所述多晶硅层形成于所述第二电极板上，并填充所述第一电极板之间的间隙，所述钨层与所述氧化硅层依次位于所述多晶硅层上。

可选的，所述多晶硅层内在所述第一电极板之间的间隙内形成有气隙室。

与现有技术相比，本实用新型具有以下有益效果：

所述集成电路电容器包括第一电极板，位于第一电极板上的电容介电层以及位于电容介电层上的第二电极板，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构，以此获取较高K值的第一介电层，提升集成电路电容器的电容值，优化电容介电层电容特性。

附图说明

图1为本实用新型一实施例所提供的集成电路电容器的结构示意图；

图2a、图3a与图4a为本实用新型一实施例所提供的集成电路电容器的制造方法的各步骤结构俯视图。

图2b、图3b、图4b、图5、图6与图7为本实用新型一实施例所提供的集成电路电容器的制造方法的各步骤结构剖面图。

其中，附图标记如下：

100-基板；

110-支撑层；111-顶层支撑层；112-中间支撑层；113-底层支撑层；

120-第一电极板；

130-电容介电层；130a-第一介电层；130b-第二介电层；130c-附着层；

140-第二电极板；

150-硼掺杂的硅锗层；

160-硼掺杂的多晶硅层；

170-钨层；

180-氧化硅层。

具体实施方式

常见的高介电常数材料如氧化锆(ZrO2)/氧化铪(HfO2)在较低温的制程温度时易形成稳定的单斜方晶态(Monoclinic)结构，随着制程温度的增加会高温相变化而成四方晶态(Tetragonal)结构，其介电常数相较于Monoclinic也比较高。

经研究发现，将ZrO2/HfO2的结晶活化能可藉由掺杂原子半径小于Zr或Hf 的掺杂元素降低结晶成tetragonal结晶态所需要的温度，尤其是掺杂Si及Ge对于Zr或Hf的结晶活化能最大，有效降低tetragonal结晶态所需的温度。

申请人经进一步研究，提出一种集成电路电容器的制造方法，包括：形成第一电极板，形成电容介电层在所述第一电极板上，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。掺杂元素的设置能够获取较高K值的结晶态第一介电层，从而提升电容值，优化电容介电层电容特性。

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容做进一步说明。当然本实用新型并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。

其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本实用新型的限定。

图1为本实用新型一实施例所提供的集成电路电容器的结构示意图，如图1 所示，所述集成电路电容器的制造方法包括：首先，形成第一电极板120。例如，可以通过溅射或沉积工艺形成所述第一电极板120，作为所述集成电路电容器的下极板。进一步的，所述第一电极板120可以为多晶硅电极，也可以为金属电极。当下电极为金属电极时，例如可以采用氮化钛(TiN)形成。优选的，所述第一电极板120的材质为氮化钛。

接着，在所述第一电极板120上形成电容介电层130。所述电容介电层130 的形成方法包括：在所述第一电极板120上形成多层结晶态第一介电层130a，所述第一介电层130a中至少掺杂有一种掺杂元素，以促使所述第一介电层130a 的结晶态呈四方晶态结构。

具体的，本实施例中，所述电容介电层130的形成方法包括：首先，在所述第一电极板120上形成一层附着层130c，所述附着层130c的材质包含但不限于氧化钛，所述附着层130c的K值在80左右，能够在一定程度上提高所述电容介电层130的K值。然后在所述附着层130c上形成一层结晶态第一介电层 130a，接着在所述第一介电层130a上形成一层第二介电层130b，然后重复形成所述第一介电层130a与所述第二介电层130b，最终形成所述电容介电层130。本实施例中，在所述附着层130c上形成有4层所述第一介电层130a与4层所述第二介电层130b。在其他实施例中，所述第一介电层130a与所述第二介电层 130b的层数可以为三层或更多，本实用新型对此不做限定。

可以采用低压化学气相沉积法或原子层沉积法形成所述第一介电层130a、所述第二介电层130b以及所述附着层130c，采用的反应气体包括但不限于：锆、硅、铝、铌、铪、钛或锗。在反应腔室中，制程压力介于0.1torr～2torr之间；制程温度介于200℃～400℃之间。

所述第一介电层130a中掺杂有至少一种掺杂元素，所述掺杂元素能够降低介电层结晶成四方晶态所需要的温度，在形成所述介电层时掺杂入掺杂元素，以实现所述介电层的低温结晶相变化，使得形成的介电层的结晶态呈四方晶态结构，具有较高的K值。优选的，所述掺杂元素的原子半径小于所述第一介电层130a中所含的金属元素的原子半径，此时掺杂元素对于介电层的结晶活化能最大，能够有效降低四方晶态所需的温度。

本实施例中，所述第一介电层130a包含但不限于氧化锆层或氧化铪层，所述掺杂元素的原子半径小于锆或铪的原子半径。优选的，所述掺杂元素包括但不限于锗或/和硅，掺杂硅及锗对于锆或铪的结晶活化能最大，能有效降低 tetragonal结晶态所需的温度。即在所述氧化锆层或氧化铪层内掺杂锗元素或硅元素或锗元素与硅元素，能够降低所述氧化锆层或氧化铪层结晶成tetragonal结晶态所需的温度，使得形成的所述氧化锆层或氧化铪层的结晶态呈tetragonal结晶态，从而有效提高所述氧化锆层或氧化铪层的K值，以此提升集成电路电容器的电容值，优化电容介电层电容特性。

本实施例中，所述掺杂元素的含量介于3at.％～9.3at.％之间，优选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。所述电容介电层130的总厚度介于 4nm～10nm之间。

最后，还包括在所述电容介电层130上形成第二电极板140。所述第二电极板140的形成方法以及材质均可以与所述第一电极板120相同，当然，其形成方法以及材质也可以与所述第一电极板120不同，本实用新型对此不做限定。

在本实施例所提供的集成电路电容器的制造方法中，形成第一电极板120，在所述第一电极板120上形成电容介电层130，在所述电容介电层130上形成所述第二电极板140，所述电容介电层130包括多层结晶态第一介电层130a，且所述第一介电层130a中掺杂有至少一种掺杂元素，以实现所述结晶态第一介电层130a的低温结晶相变化，使得所述结晶态第一介电层130a的结晶态呈四方晶态结构，以此获取较高K值的结晶态第一介电层，提升集成电路电容器的电容值，优化电容介电层电容特性。

以上实施例主要用于详细说明所述电容介电层130的结构，其所述集成电路电容器可以具有不同的结构，以下以堆叠式双面柱状型电容(Double side container)为例对所述集成电路电容器的制造方法进行说明。

图2a、图3a与图4a为本实用新型一实施例五提供的集成电路电容器的制造方法的各步骤结构俯视图，图2b、图3b、图4b、图5、图6与图7为本实用新型一实施例所提供的集成电路电容器的制造方法的各步骤结构剖面图。

图2b为图2a在AA’方向的剖面图，如图2a与图2b所示，首先，在提供的基底100上形成第一电极板120，所述第一电极板120呈多个筒状结构，在所述筒状结构的周围形成有支撑层110。本实施例中，所述支撑层110包含顶层支撑层111、中间支撑层112与底层支撑层113，所述顶层支撑层111位于所述第一电极板120的多个筒状结构的外围顶部，所述底层支撑层113位于所述基底100 上，并位于所述第一电极板120的多个筒状结构的外围底部，所述中间支撑层 120位于所述底层支撑层113与所述顶层支撑层111之间，并位于所述第一电极板120的多个筒状结构的外围。所述支撑层110与所述第一电极板120的形成方法与现有技术相同，在此不进行赘述。

在所述基底100中还形成有多个节点接触101，所述节点接触101与所形成的集成电路电容器的第一电极板电性连接。当然，所述基底100中还可以形成隔离结构等其他的器件结构，本实用新型对此不做限定。

图3b为图3a在AA’方向的剖面图，如图3a与图3b所示，接着，形成电容介电层130，所述电容介电层130位于所述第一电极板120的内外表面以及所述支撑层110暴露出的表面，所述电容介质层130覆盖所述第一电极板120的筒状结构的位于筒内部的内表面和位于筒外部的外表面，以充分利用第一电极板 120的两个相对表面，构成具有较大电极表面积的集成电路电容器。

本实施例中，所述电容介电层130可以为上述实施例中的电容介电层130，即所述电容介电层130的结构以及形成方法可以参照上述实施例所述。

图4b为图4a在AA’方向的剖面图，如图4a与图4b所示，形成一第二电极板140于所述电容介质层130的内表面与外表面。所述第二电极板140在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层130以及所述第一电极板120构成电容。

接着，请参考图5所示，在所述第二电极板140表面形成一多晶硅层，所述多晶硅层覆盖所述第二电极板140，并填充所述第一电极板120之间的间隙。具体的，所述多晶硅层包含硼掺杂的硅锗层150与硼掺杂的多晶硅层160，所述硼掺杂的硅锗层150覆盖所述第二电极板140，并填充所述第一电极板120之间的部分间隙，亦即填充相邻所述第一电极板120之间的间隙以及所述第一电极板120的筒状结构内的间隙。并且，所述硼掺杂的硅锗层150还可以在所述间隙内形成气隙室，以提高所述集成电路电容器的电容。接着，在所述硼掺杂的硅锗层150上形成硼掺杂的多晶硅层160，所述硼掺杂的多晶硅层160覆盖所述硼掺杂的硅锗层150。

最后，请参考图6与图7所示，在所述硼掺杂的多晶硅层160上依次形成钨层170与氧化硅层180，从而形成集成电路电容器。

相应的，本实用新型还提供一种集成电路电容器，采用如上所述的存储器的制造方法制造而成。请参考图1所示，所述集成电路电容器包括：第一电极板120，位于所述第一电极板120上的电容介电层130以及位于所述电容介电层 130上的第二电极板140。所述电容介电层130包括多层结晶态第一介电层130a，且所述第一介电层130a中掺杂有至少一种掺杂元素，以促使所述结晶态第一介电层130a的结晶态呈四方晶态结构。

所述电容介电层130还包括多层第二介电层130b，所述第二介电层130b与所述第一介电层130a交错层叠设置。本实施例中，所述第一介电层130a包括但不限于氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层130b包括但不限于氧化铝层。

本实施例中，所述掺杂元素包括但不限于锗或/和硅，即可以在氧化锆层或氧化铪层中掺杂锗或硅、或者掺杂锗与硅，以实现所述氧化锆层或氧化铪层的低温结晶相变化，也就是说，降低所述氧化锆层或氧化铪层结晶成tetragonal结晶态所需的温度，以实现所述氧化锆层或氧化铪层的低温结晶相变化，使得形成的所述氧化锆层或氧化铪层的结晶态呈tetragonal结晶态，从而有效提高所述氧化锆层或氧化铪层的K值，提升集成电路电容器的电容值，优化电容介电层电容特性。

所述掺杂元素的含量介于3at.％～9.3at.％之间，优选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。

所述电容介电层130还包括附着层130c，所述附着层130c位于所述第一电极板120与所述第一介电层130a之间。所述附着层130c的材质包含但不限于氧化钛，所述附着层130c的K值为80，可以进一步提高所述电容介电层130的K 值。所述电容介电层130的总厚度介于4nm～10nm之间。

具体的，例如，所述电容介电层130包括由下至上依次位于所述第一电极板120上的氧化钛层、掺杂锗的氧化锆层、氧化铝层、掺杂锗的氧化锆层、氧化铝层、掺杂锗的氧化锆层、氧化铝层、掺杂锗的氧化锆层以及氧化铝层。本实施例中，所述掺杂锗的氧化锆层与所述氧化铝层的层数为四层，本实用新型对此并不做限定。

请参考图7所示，所述集成电路电容器包括：基底100，位于基底100上的第一电极板120、电容介电层130以及第二电极板140。其中，所述第一电极板 120呈多个筒状结构，与位于所述基底100内的多个节点接触101电性连接，在所述筒状结构的周围形成有支撑层110。本实施例中，所述支撑层110包含顶层支撑层111、中间支撑层112与底层支撑层113，所述顶层支撑层111位于所述第一电极板120的多个筒状结构的外围顶部，所述底层支撑层113位于所述基底100上，并位于所述第一电极板120的多个筒状结构的外围底部，所述中间支撑层120位于所述底层支撑层113与所述顶层支撑层111之间，并位于所述第一电极板120的多个筒状结构的外围。

所述电容介电层130位于所述第一电极板120的内外表面以及所述支撑层 110暴露出的表面，所述电容介质层130覆盖所述第一电极板120的筒状结构的位于筒内部的内表面和位于筒外部的外表面，以充分利用第一电极板120的两个相对表面，构成具有较大电极表面积的集成电路电容器。所述电容介电层130 可以为图2中的所述电容介电层130。

所述第二电极板140位于所述电容介质层130的内表面与外表面。所述第二电极板140在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层130以及所述第一电极板120构成电容。

所述集成电路电容器还包括多晶硅层、钨层以及氧化硅层。具体的，所述多晶硅层包含硼掺杂的硅锗层150与硼掺杂的多晶硅层160，所述硼掺杂的硅锗层150覆盖所述第二电极板140，并填充所述第一电极板120之间的间隙，亦即填充相邻所述第一电极板120之间的间隙以及所述第一电极板120的筒状结构内的间隙。并且，所述硼掺杂的硅锗层150还可以在所述间隙内形成气隙室，以提高所述集成电路电容器的电容。所述硼掺杂的多晶硅层160覆盖所述硼掺杂的硅锗层150，所述钨层170覆盖所述硼掺杂的多晶硅层160，所述氧化硅层 180覆盖所述钨层170，形成如图7所示的集成电路电容器。

相应的，本实用新型还提供一种半导体器件，包含如上所述的集成电路电容器。

具体的，所述半导体器件包括：一基板，以及位于所述基板上的集成电路电容器，所述集成电路电容器为如上所述的集成电路电容器。

所述集成电路电容器包括第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，使得所述结晶态第一介电层呈四方晶态结构。

优选的，所述掺杂元素包括锗或/和硅，所述第一介电层包含但不限于氧化锆层或氧化铪层，在所述氧化锆层或氧化铪层内掺杂锗元素或硅元素或锗元素与硅元素，能够降低所述氧化锆层或氧化铪层结晶成tetragonal结晶态所需的温度，使得形成的所述氧化锆层或氧化铪层的结晶态呈tetragonal结晶态，从而有效提高所述氧化锆层或氧化铪层的K值，以此提升集成电路电容器的电容值，优化电容介电层电容特性。

可选的，所述第一电极板具有柱形体外形，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

可选的，所述第一电极板具有U形筒型，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

所述集成电路电容器还包括多晶硅层、钨层以及氧化硅层，所述多晶硅层形成于所述第二电极板上，并填充所述第一电极板之间的间隙，所述钨层与所述氧化硅层依次位于所述多晶硅层上。优选的，所述多晶硅层内在所述第一电极板之间的间隙内形成有气隙室，以提高所述集成电路电容器的电容。

综上所述，本实用新型提供的集成电路电容器及半导体器件中，所述集成电路电容器包括第一电极板，位于第一电极板上的电容介电层以及位于电容介电层上的第二电极板，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使第一介电层的结晶态呈四方晶态结构，以此获取较高K值的结晶态第一介电层，提升电容值，优化电容介电层电容特性。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。