低正向导通压降的肖特基半导体器件的制作方法

本实用新型涉及肖特基势垒器件，特别涉及一种低正向导通压降的肖特基半导体器件。

背景技术：

肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N－外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N－外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。

技术实现要素：

本实用新型目的是提供一种低正向导通压降的肖特基半导体器件，该肖特基半导体器件有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性。

为达到上述目的，本实用新型采用的技术方案是：一种低正向导通压降的肖特基半导体器件件，该低正向导通压降的肖特基半导体器件件的有源区由若干个肖特基势垒单胞并联构成；在截面上，每个肖特基势垒单胞包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的N类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的N类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽；

所述沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，所述沟槽的侧壁且位于所述外延层内具有P型掺杂区；所述沟槽的底部包覆有位于所述外延层内的P型中掺杂区。

上述技术方案中进一步改进的技术方案如下：

上述方案中，所述P型中掺杂区和P型掺杂区的掺杂浓度比为100：30~50。

由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：

本实用新型低正向导通压降的肖特基半导体器件，其沟槽的底部包覆有位于所述外延层内的P型中掺杂区，有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性，此是由于P型重掺杂强化区在器件处于反向偏压之时，有助于集中漏电流的传输途径，使之不会四散导致器件损毁，提升器件的可靠性；其次，其沟槽的侧壁且位于所述外延层内具有P型掺杂区，可增加反向电压阻断能力。

附图说明

附图1为本实用新型低正向导通压降的肖特基半导体器件截面结构示意图。

以上附图中，1、肖特基势垒单胞；2、硅片；3、下金属层；4、上金属层；5、单晶硅衬底；6、单晶硅外延层；7、沟槽；8、第一二氧化硅氧化层；9、导电多晶硅体；91、多晶硅中下部；92、多晶硅上部；10、第二二氧化硅氧化层； 11、P型掺杂区；12、P型中掺杂区。

具体实施方式

下面结合附图及实施例对本实用新型作进一步描述：

实施例1：一种低正向导通压降的肖特基半导体器件，该低正向导通压降的肖特基半导体器件的有源区由若干个肖特基势垒单胞1并联构成；在截面上，每个肖特基势垒单胞1包括硅片2，位于所述硅片2背面的下金属层3，位于所述硅片2正面的上金属层4，所述硅片2下部与所述下金属层3连接的N类型重掺杂的单晶硅衬底5，所述硅片2上部与上金属层4连接的N类型轻掺杂的单晶硅外延层6，位于所述单晶硅外延层6上部并开口于所述单晶硅外延层6上表面的沟槽7；

所述沟槽7四壁均具有第一二氧化硅氧化层8，一导电多晶硅体9嵌入所述沟槽7内，所述沟槽7的侧壁且位于所述单晶硅外延层6内具有P型掺杂区11；所述沟槽7的底部包覆有位于所述单晶硅外延层6内的P型中掺杂区12。

上述P型中掺杂区12和P型掺杂区11的掺杂浓度比为100：45。

实施例2：一种低正向导通压降的肖特基半导体器件，该低正向导通压降的肖特基半导体器件的有源区由若干个肖特基势垒单胞1并联构成；在截面上，每个肖特基势垒单胞1包括硅片2，位于所述硅片2背面的下金属层3，位于所述硅片2正面的上金属层4，所述硅片2下部与所述下金属层3连接的N类型重掺杂的单晶硅衬底5，所述硅片2上部与上金属层4连接的N类型轻掺杂的单晶硅外延层6，位于所述单晶硅外延层6上部并开口于所述单晶硅外延层6上表面的沟槽7；

所述沟槽7四壁均具有第一二氧化硅氧化层8，一导电多晶硅体9嵌入所述沟槽7内，所述沟槽7的侧壁且位于所述单晶硅外延层6内具有P型掺杂区11；所述沟槽7的底部包覆有位于所述单晶硅外延层6内的P型中掺杂区12。

上述P型中掺杂区12和P型掺杂区11的掺杂浓度比为100：32。

采用上述低正向导通压降的肖特基半导体器件时，其沟槽的底部包覆有位于所述外延层内的P型中掺杂区，有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性，此是由于P型重掺杂强化区在器件处于反向偏压之时，有助于集中漏电流的传输途径，使之不会四散导致器件损毁，提升器件的可靠性；其次，其沟槽的侧壁且位于所述外延层内具有P型掺杂区，可增加反向电压阻断能力。

上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之。