静电保护电路、阵列基板及显示装置的制作方法

本申请涉及显示技术领域，特别涉及一种静电保护电路、阵列基板及显示装置。

背景技术：

在阵列基板制造过程，由于等离子体沉积、膜层刻蚀和摩擦等工艺容易产生静电，因此阵列基板上形成的信号线可能发生静电击穿和静电损伤，导致阵列基板不良。为了保证各种信号线的正常工作，阵列基板上会设置与信号线连接的静电保护器件。该静电保护器件通常也称为静电释放(Electro-Static discharge，ESD)器件。

相关技术中的静电保护器件一般包括晶体管和静电防护线，该晶体管的源极可以与信号线连接，栅极和漏极可以均与静电防护线连接。该晶体管可以将信号线上产生的静电及时释放至该静电防护线。

但是，当信号线上产生瞬时高电压时，静电保护电路中的晶体管容易被烧坏，导致静电保护器件失效。

技术实现要素：

本实用新型提供了一种静电保护电路、阵列基板及显示装置，可以解决相关技术中由于信号线产生瞬时高电压使得静电保护电路中的晶体管被烧坏，导致静电保护器件失效的问题。所述技术方案如下：

一方面，提供了一种静电保护电路，所述静电保护电路包括：至少一个放电子电路、至少一个缓冲子电路以及静电防护线，每个所述放电子电路包括第一晶体管和第二晶体管；每个所述缓冲子电路包括第三晶体管和第四晶体管；

所述第一晶体管的栅极和第二极均与信号线连接，所述第一晶体管的第一极与所述静电防护线连接；

所述第二晶体管的栅极和第二极均与所述静电防护线连接，所述第二晶体管的第一极与信号线连接；

所述第三晶体管的栅极和第二极均与所述第四晶体管的第一极连接，所述第三晶体管的第一极与所述信号线连接；

所述第四晶体管的栅极和第二极均与所述信号线连接。

可选的，所述静电保护电路包括：两个所述缓冲子电路。

可选的，所述静电保护电路还包括：与所述信号线和所述静电防护线均绝缘的金属线；

所述第三晶体管的栅极和第二极，以及所述第四晶体管的第一极分别与所述金属线连接。

可选的，所述信号线包括：相互平行的第一线段和第二线段，以及用于连接所述第一线段和所述第二线段的连接线段；

所述第一线段和所述第二线段均与所述静电防护线平行，且所述第二线段相对于所述第一线段靠近所述静电防护线；

所述第三晶体管和所述第四晶体管均设置在所述第一线段与所述第二线段之间，且所述第三晶体管的第一极与第一线段和第二线段中的一个线段连接，所述第四晶体管的栅极和第二极均与另一个线段连接；

所述第一晶体管和所述第二晶体管均设置在所述第二线段与所述静电防护线之间，且所述第一晶体管的栅极和第二极，以及所述第二晶体管的第一极均与所述第二线段连接。

可选的，所述金属线设置在所述第一线段和所述第二线段之间，且与所述第一线段平行。

可选的，所述第三晶体管的栅极与所述金属线为一体结构。

可选的，所述第一线段与所述第二线段同层设置，且所述第一线段与所述连接线段异层设置；

所述连接线段通过过孔分别与第一线段和所述第二线段连接。

可选的，所述信号线为栅线，所述第一线段和所述第二线段均与晶体管的栅极同层设置，所述连接线段与晶体管的第一极和第二极同层设置。

可选的，所述信号线为数据线，所述第一线段和所述第二线段均与晶体管的第一极和第二极同层设置，所述连接线段与晶体管的栅极同层设置。

可选的，所述静电保护电路应用于阵列基板中；

所述金属线不与所述阵列基板中的其他信号线连接，且不与信号端连接。

可选的，所述第三晶体管的第二极和所述第四晶体管的第一极为一体结构。

可选的，所述第一晶体管的第二极与所述第二晶体管的第一极为一体结构，所述第一晶体管的第一极与所述第二晶体管的第二极为一体结构。

另一方面，提供了一种阵列基板，所述阵列基板包括：

信号线，以及与所述信号线连接的如上述方面所述的静电保护电路。

可选的，所述信号线包括：相互平行的第一线段和第二线段，以及用于连接所述第一线段和所述第二线段的连接线段；

所述第一线段和所述第二线段均与所述静电保护电路中的静电防护线平行，且所述第二线段相对于所述第一线段靠近所述静电防护线；

所述静电保护电路中的第三晶体管和第四晶体管均设置在所述第一线段与所述第二线段之间，且所述第三晶体管的第一极与第一线段和第二线段中的一个线段连接，所述第四晶体管的栅极和第二极均与另一个线段连接；

所述第一晶体管和所述第二晶体管均设置在所述第二线段与所述静电防护线之间，且所述第一晶体管的栅极和第二极，以及所述第二晶体管的第一极均与所述第二线段连接。

又一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的阵列基板。

本实用新型提供的技术方案带来的有益效果可以包括：

本实用新型提供了一种静电保护电路、阵列基板及显示装置，该静电保护电路包括至少一个放电子电路、至少一个缓冲子电路以及静电防护线，每个放电子电路包括第一晶体管和第二晶体管；每个缓冲子电路包括第三晶体管和第四晶体。当信号线上产生的静电较大时，该缓冲子电路可以在信号线与放电子电路之间形成电荷的缓冲通道，从而有效降低了静电保护电路失效的概率，保证了放电子电路的可靠性，确保了静电保护电路的抗静电性能。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种静电保护电路的等效电路图；

图2是本实用新型实施例提供的另一种静电保护电路的等效电路图；

图3是本实用新型实施例提供的一种静电保护电路的结构示意图；

图4是图3在AA方向的截面图；

图5是本实用新型实施例提供的一种缓冲子电路的截面图；

图6是本实用新型实施例提供的一种静电保护电路在形成栅极图案后的俯视图；

图7是图6在AA方向的截面图；

图8是本实用新型实施例提供的一种静电保护电路在形成有源层后的俯视图；

图9是本实用新型实施例提供的一种栅绝缘层、有源层和刻蚀阻挡层的结构示意图；

图10是本实用新型实施例提供的一种源漏金属图案的结构示意图；

图11是本实用新型实施例提供的一种阵列基板的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

本实用新型实施例中采用的晶体管可以均为晶体管，根据在电路中的作用本实用新型实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本实用新型实施例中，可以将其中源极称为第一极，漏极称为第二极；或者也可以将其中源极称为第二极，漏极称为第一极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。

图1是本实用新型实施例提供的一种静电保护电路的等效电路图。参考图1，该静电保护电路可以包括：至少一个放电子电路10、至少一个缓冲子电路20以及静电防护线L。

每个放电子电路10可以包括第一晶体管M1和第二晶体管M2。每个缓冲子电路20包括第三晶体管M3和第四晶体管M4。

第一晶体管M1的栅极和第二极均与信号线S连接，该第一晶体管M1的第一极与静电防护线L连接。

第二晶体管M2的栅极和第二极均与静电防护线L连接，该第二晶体管M2的第一极与信号线S连接。

第三晶体管M3的栅极和第二极均与第四晶体管M4的第一极连接，该第三晶体管M3的第一极与信号线S连接。

第四晶体管M4的栅极和第二极均与信号线S连接。

示例的，图1所示的静电保护电路中包括一个放电子电路10以及一个缓冲子电路20。

信号线S可以为阵列基板上的任一条信号线，例如可以为数据线、栅线或栅极驱动电路的时钟信号线等任一用于驱动显示装置的信号线。或者，该信号线还可以为阵列基板中的测试线或维修线等。该静电防护线L可以用于提供基准电源信号，例如该静电防护线L可以为公共电极(Vcom)线，该公共电极线用于提供电压为0伏特(V)或0V左右的公共电极信号。因此，当该信号线S上产生静电时，该放电子电路10中的第一晶体管M1或者该第二晶体管M2可以开启，从而可以将该信号线S与静电防护线L连通，使得信号线S上产生的静电能够释放至静电防护线L上。

同时，该缓冲子电路20中的第三晶体管M3或第四晶体管M4可以开启，在信号线S上产生的静电释放到静电防护线L之前，该缓冲子电路20可以形成该静电的临时缓冲通道，可以临时存储静电电荷，避免静电对放电子电路10的冲击。避免了与静电防护线L连接的放电子电路10中的晶体管被烧坏，提高了静电保护电路的可靠性。

综上所述，本实用新型实施例提供了一种静电保护电路，该静电保护电路中包含放电子电路、缓冲子电路以及静电防护线。当信号线上产生的静电较大时，该缓冲子电路可以在信号线与放电子电路之间形成电荷的缓冲通道，防止静电损伤放电子电路，保证了放电子电路的可靠性，确保了静电保护电路的抗静电性能。

需要说明的是，当静电保护电路中包括一个放电子电路10和一个缓冲子电路20时，该静电保护电路的结构较为简单。当静电保护电路中包括多个放电子电路10或者包括多个缓冲子电路20时，当某个放电子电路10失效时，其他放电子电路10还可以继续释放信号线S上的静电。同理，当某个缓冲子电路20失效时，其他缓冲子电路20还可以继续对放电子电路10进行保护。因此可以有效提高该静电保护电路的可靠性。在本实用新型实施例中，可以根据应用需求，灵活选择静电保护电路中放电子电路10以及缓冲子电路20的数量，本实用新型实施例对此不做限定。

晶体管的栅源电压差Vgs满足：Vgs＝Vg-Vs(即栅极电压Vg与源极电压Vs的差值)。对于P型晶体管，当Vgs＜Vth时，晶体管导通，其中Vth为晶体管的阈值电压。由于P型晶体管的Vth一般小于等于0，故P型晶体管可以在栅极电压Vg小于第一极电压Vs时导通。

若该静电保护电路中包括的各晶体管均为P型晶体管，则当该信号线S上产生高压静电时，第二晶体管M2的栅极电压小于第一极电压。此时第二晶体管M2开启，将信号线S与静电防护线L导通，信号线S可以通过该第二晶体管M2向静电防护线L放电。该信号线S上产生低压静电时，第一晶体管M1的栅极电压小于第一极电压。此时第一晶体管M1开启，将信号线S与静电防护线L导通。信号线S可以通过第一晶体管M1向静电防护线L放电。

参考图1可以看出，当信号线S上产生高压静电(即正电荷产生的静电)时，第三晶体管M3的栅极电压小于第一极电压，因此该第三晶体管M3开启，该第三晶体管M3的第一极和第二极之间形成该高压静电的临时缓冲通道，可以临时存储静电电荷，避免高压静电对放电子电路10的冲击。最终，该信号线S上的高压静电可以通过第二晶体管M2释放到静电防护线L。当信号线S上产生低压静电(即负电荷产生的静电)时，第四晶体管M4的栅极电压小于第一极电压，因此该第四晶体管M4开启，该第四晶体管M4的第一极和第二极之间形成该低压静电的临时缓冲通道，可以临时存储静电电荷，避免低压静电对放电子电路10的冲击。最终，该信号线S上的低压静电可以通过第一晶体管M1释放到静电防护线L。

对于N型晶体管，当Vgs>Vth时，晶体管导通。由于N型晶体管的Vth一般大于等于0，故N型晶体管可以在栅极电压Vg大于第一极电压Vs时导通。若该静电保护电路中的各个晶体管均为N型晶体管，则当该信号线S上产生高压静电时，放电子电路10中的第一晶体管M1以及缓冲子电路中的第四晶体管M4可以开启，该第四晶体管M4可以缓冲该高压静电，且该高压静电最终可以通过第一晶体管M1释放至静电防护线L；当该信号线S上产生低压静电时，放电子电路10中的第二晶体管M2以及缓冲子电路中的第三晶体管M3可以开启，该第三晶体管M3可以缓冲该低压静电，且该低压静电最终可以通过第二晶体管M2释放至静电防护线L。

根据上述分析可以知道，无论该信号线S上产生的是高压静电还是低压静电，放电子电路10中处于开启状态的晶体管均可以通过缓冲子电路20中的晶体管临时存储静电电荷，形成静电的临时缓冲通道，避免该静电对放电子电路10的冲击，进一步提高了该静电保护电路的可靠性。

可选的，如图2所示，该静电保护电路可以包括：两个缓冲子电路20(图2中仅标注了一个缓冲子电路)。当任一缓冲子电路20故障时，另一缓冲子电路20还可以保证对放电子电路10的保护，确保了该静电保护电路的可靠性。

图3是本实用新型实施例提供的一种静电保护电路的结构示意图。如图3所示，该静电保护电路还可以包括：与信号线S和静电防护线L均绝缘的金属线W。第三晶体管M3的栅极g和第二极d2，以及第四晶体管M4的第一极d1分别与该金属线W连接。

可选的，参考图3，信号线S可以包括相互平行的第一线段S1和第二线段S2，以及用于连接第一线段S1和第二线段S2的连接线段S0。

第一线段S1和第二线段S2均与静电防护线L平行，且第二线段S2相对于第一线段S1靠近静电防护线L。第三晶体管M3和第四晶体管M4均设置在第一线段S1与第二线段S2之间，且第三晶体管M3的第一极d1与第一线段S1和第二线段S2中的一个线段连接，第四晶体管M4的栅极g和第二极d2均与另一个线段连接。

示例的，在图3所示的结构中包括两个缓冲子电路20，其中一个缓冲子电路20中的第三晶体管M3的第一极d1和第一线段S1连接，第四晶体管M4的栅极g和第二极d2均与第二线段S2连接。另一个缓冲子电路20中的第三晶体管第一极d1和第二线段S2连接，第四晶体管M4的栅极g和第二极d2均与第一线段S1连接。

如图3所示，第一晶体管M1和第二晶体管M2均设置在第二线段S2与静电防护线L之间，且第一晶体管M1的栅极g和第二极d2，以及第二晶体管M2的第一极d1均与第二线段S2连接。

通过将信号线S设计为两条平行的线段，并将缓冲子电路20所包括的晶体管设置在该两条线段之间，将放电子电路10所包括的晶体管设置在第二线段S2与静电防护线L之间，可以便于缓冲子电路20和放电子电路10的布线，降低布线成本。

可选的，如图3所示，该金属线W可以设置在第一线段S1和第二线段S2之间，且与第一线段S1平行。

示例的，如图3所示，该静电保护电路可以包括两个缓冲子电路20，该两个缓冲子电路中的第三晶体管M3可以分别设置在金属线W的两侧，且该两个缓冲子电路中的第三晶体管M3的栅极g以及第二极d2均与该金属线W连接。两个缓冲子电路中的第四晶体管M4分别设置在金属线W的两侧的，且该两个缓冲子电路中的第四晶体管M4的第一极d1均与该金属线W连接。

可选的，第三晶体管M3的栅极g与金属线W可以为一体结构。即该第三晶体管M3与该金属线W可以通过一次构图工艺形成，从而可以简化缓冲子电路20的制造工艺，降低制造成本。

在本实用新型实施例中，第一线段S1可以与第二线段S2同层设置，且第一线段S1可以与连接线段S0异层设置。例如，参考图3，该连接线段S0可以通过过孔分别与第一线段S0和第二线段S2连接。通过异层设置的线段组成该信号线S，可以减少信号线S上的静电积累。

图4是图3在AA方向截面图。作为一种可选的实现方式，该信号线S可以为栅线。参考图3和图4，第一线段S1和第二线段S2均与晶体管的栅极g同层设置，连接线段S0与晶体管的第一极d1和第二极d2同层设置(图中未示出)。因此，第四晶体管M4的第二极d2可以通过过孔与第一线段S1连接，第三晶体管M3可以通过过孔与第二线段S2连接。

图5是本实用新型实施例提供的一种缓冲子电路的截面图。作为另一种可选的实现方式，信号线S可以为数据线。参考图5，第一线段S1和第二线段S2均与晶体管的第一极d1和第二极d2同层设置，连接线段S0与晶体管的栅极g同层设置(图中未示出)。

本实用新型实施例提供的静电保护电路可以应用于阵列基板中。参考图3至图5可以看出，该静电保护电路中的金属线W不与该阵列基板中的其他信号线S直接连接，且不与信号端连接，即不接收该阵列基板中任何电信号的输入。也即是，该金属线W在该阵列基板中处于悬浮状态。

参考图4和图5可以看出，第三晶体管M3的第二极d2和第四晶体管M4的第一极d1可以为一体结构。且该一体结构可以通过过孔与金属线W连接。通过设计一体结构作为两个晶体管共用的电极，可以有效节约布线空间，减小静电保护电路100的占用空间，以及简化其制造工艺。

可选的，第一晶体管M1的第二极d2与第二晶体管M2的第一极d1为一体结构，第一晶体管M1的第一极d1与第二晶体管M2的第二极d2为一体结构。通过设计一体结构作为两个晶体管共用的电极，可以有效节约布线空间，减小静电保护电路的占用空间，以及简化其制造工艺。

参考图3和图4还可以看出，该静电保护电路可以设置在衬底基板00上。晶体管的栅极g远离衬底基板00的一侧设置有栅绝缘层(gate insulator，GI)01，晶体管的有源层ACT可以设置在该栅绝缘层01远离衬底基板00的一侧。该有源层ACT远离衬底基板00的一侧还设置有刻蚀阻挡层(Etch Stop Layer，ESL)02，晶体管的第一极d1和第二极d2可以设置在该刻蚀阻挡层02远离衬底基板00的一侧。该晶体管的第一极d1和第二极d2远离衬底基板00的一侧还可以设置有钝化层(Passivation，PVX)03。

其中，该刻蚀阻挡层02可以由氧化硅(SiOx)材料制成，该栅绝缘层01可以由SiOx，或者氧化铝(Al2O3)等氧化物绝缘材料制成，钝化层03可以由氮化硅、氮氧化硅、聚酰亚胺或亚克力等绝缘材料制成。

可选的，有源层ACT可以由多晶硅材料制成，例如可以由低温多晶硅材料制成。或者，该有源层ACT也可以由氧化物材料制成，例如可以由铟镓锌氧化物(indium gallium zinc oxide，IGZO)或者氧化锌(ZnO)等氧化物材料制成。

综上所述，本实用新型实施例提供了一种静电保护电路，该静电保护电路包括：至少一个放电子电路、至少一个缓冲子电路以及静电防护线，每个放电子电路包括第一晶体管和第二晶体管；每个缓冲子电路包括第三晶体管和第四晶体，当信号线上产生的静电较大时，该缓冲子电路可以在信号线与放电子电路之间形成电荷的缓冲通道，从而有效降低了静电保护电路失效的概率，保证了放电子电路的可靠性，确保了静电保护电路的抗静电性能。

本实用新型实施例还提供了一种静电保护电路的制造方法，该方法可以用于制造上述实施例所提供的静电保护电路。该方法可以包括：

步骤101、在衬底基板上形成放电子电路10、缓冲子电路20和静电防护线L。该放电子电路10包括第一晶体管M1和第二晶体管M2；该缓冲子电路20包括第三晶体管M3和第四晶体管M4。

该第一晶体管M1的栅极g和第二极d2均与信号线S连接，该第一晶体管M1的第一极d1与静电防护线L连接；该第二晶体管M2的栅极g和第二极d2均与静电防护线L连接，该第二晶体管M2的第一极d1与信号线S连接；该第三晶体管M3的栅极g和第二极d2均与该第四晶体管M4的第一极d1连接，该第三晶体管M3的第一极d1与信号线S连接；该第四晶体管M4的栅极g和第二极d2均与信号线S连接。

需要说明的是，本实用新型实施例提供的静电保护电可以形成在衬底基板周边的非显示区域，并可以与显示区域的信号线S和像素单元一同形成。

可选的，在上述步骤101中，在形成放电子电路10的同时，可以在该衬底基板上形成两个缓冲子电路20，每个缓冲子电路20均包括一个第三晶体管M3和一个第四晶体管M4。

可选的，在上述步骤101中，在形成静电防护线L的同时，可以形成与信号线S和静电防护线L均绝缘的金属线W。缓冲子电路20中的第三晶体管M3的栅极g和第二极d2，以及第四晶体管M4的第一极d1分别与该金属线W连接。

可选的，信号线S可以包括：相互平行的第一线段S1和第二线段S2，以及用于连接该第一线段S1和该第二线段S2的连接线段S0。

该第一线段S1和该第二线段S2均与静电防护线L平行，且该第二线段S2相对于该第一线段S1靠近静电防护线L。第三晶体管M3和第四晶体管M4均形成在该第一线段S1与该第二线段S2之间，且第三晶体管M3的第一极d1与该第一线段S1和该第二线段S2中的一个线段连接，第四晶体管M4的栅极g和第二极d2均与另一个线段连接。第一晶体管M1和第二晶体管M2均形成在该第二线段S2与静电防护线L之间，且第一晶体管M1的栅极g和第二极d2，以及第二晶体管M2的第一极d1均与该第二线段S2连接。

相应的，上述金属线W可以形成在该第一线段S1和该第二线段S2之间，且与该第一线段S1平行。

可选的，第三晶体管M3的栅极g与该金属线W可以为通过一次构图工艺形成的一体结构。由此可以避免增加静电保护电路制造时的工艺复杂度。

可选的，信号线S中的第一线段S1与第二线段S2同层形成，且该第一线段S1与信号线S中的连接线段S0异层形成。该连接线段S0可以通过过孔分别与该第一线段S1和第二线段S2连接。

可选的，若该信号线S为栅线，则该第一线段S1和该第二线段S2可以与静电保护电路中的各个晶体管的栅极g通过一次构图工艺形成，该连接线段S0可以与各个晶体管的第一极d1和第二极d2通过一次构图工艺形成。

可选的，若该信号线S为数据线，则该第一线段S1和该第二线段S2可以与静电保护电路中的各个晶体管的第一极d1和第二极d2通过一次构图工艺形成，该连接线段S0可以与各个晶体管的栅极g通过一次构图工艺形成。

可选的，该静电保护电路可以应用于阵列基板中。该静电保护电路中的金属线W不与该阵列基板中的其他信号线S直接连接，且不与信号端连接，即不接收该阵列基板中任何电信号的输入。也即是，该金属线W在该阵列基板中处于悬浮状态。

可选的，该第三晶体管M3的第二极d2和该第四晶体管M4的第一极d1可以为通过一次构图工艺形成的一体结构，且该第三晶体管M3的栅极g可以通过过孔与该一体结构连接。

可选的，该第一晶体管M1的第二极d2和该第二晶体管M2的第一极d1可以为通过一次构图工艺形成的一体结构，且该第一晶体管M1的栅极g可以通过过孔与该一体结构连接。该第一晶体管M1的第一极d1和该第二晶体管M2的第二极d2可以为通过一次构图工艺形成的一体结构，且该第二晶体管M2的栅极g可以通过过孔与该一体结构连接。

其中，该一次构图工艺可以包括光刻胶涂覆、曝光、显影、刻蚀和光刻胶玻璃等工艺。

以图1和图4所示的静电保护电路为例，并以静电保护电路中的晶体管为底栅结构为例，介绍本实用新型实施例提供的静电保护电路的制造方法，该方法可以包括：

步骤S1a、在衬底基板上形成一层栅金属薄膜。

其中，该衬底基板可以为透明的玻璃基板，该栅金属薄膜可以采用磁控溅射或蒸发等方法制备。该栅金属薄膜的材料可以是由低电阻金属材料形成的膜层，例如可以是由钼(Mo)、铝(Al)、铝镍合金、铬(Cr)或、铜(Cu)、钛(Ti)或AlNd等材料形成的单层金属薄膜，或者也可以是Mo/Al/Mo或Ti/Al/Ti形成的多层金属薄膜。

步骤S2a、对该栅金属薄膜进行图形化处理，形成栅极图案。

可选的，可以采用第一个掩膜版通过光刻工艺对该栅金属薄膜进行图形化处理，以形成栅极图案，该栅极图案可以包括静电保护电路中各晶体管的栅极以及静电防护线。当然，由于该静电保护电路可以与显示区域的像素单元同步形成，因此该栅极图案还可以包括栅线以及各驱动晶体管的栅极。该光刻工艺可以包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离等步骤。

示例的，如图6所示，衬底基板00非显示区域内形成的栅极图案可以包括静电保护电路中各晶体管的栅极g、金属线W以及静电防护线L。并且，参考图6可以看出，该栅极图案还可以包括信号线S中的第一线段S1与第二线段S2。图7是图6在AA方向的截面图，参考图7可以看出，第四晶体管M4的栅极g与第一线段S1为一体结构，第三晶体管M3的栅极与金属线W为一体结构。

步骤S3a、在形成有栅极图案的衬底基板上依次形成栅绝缘层、有源层和刻蚀阻挡层。

该形成有栅绝缘层01以及有源层ACT的衬底基板可以如图8所示。其中，栅绝缘层可以由氧化硅、氮化硅、氮氧化硅或氧化铝等氧化物绝缘材料形成。有源层可以由氧化物半导体材料形成。刻蚀阻挡层可以由氧化硅(SiOx)材料制成。

图9是在衬底基板上形成栅绝缘层、有源层和刻蚀阻挡层后的结构示意图。参考图9还可以看出，在形成刻蚀阻挡层02之后，还可以在该衬底基板上形成多个过孔。该多个过孔中的部分过孔可以暴露有源层，以用于连接有源层和源漏金属图案；部分过孔则可以暴露出信号线中的第一线段和第二线段，以用于连接该信号线和源漏金属图案，以及用于连接该第一线段和连接线段，以及该第二线段和连接线段；部分过孔可以暴露出金属线，以用于连接该金属线和源漏金属图案；还有部分过孔可以暴露出静电防护线，以用于连接该静电防护线和源漏金属图案。

步骤S4a、在形成有刻蚀阻挡层02的衬底基板上形成源漏金属薄膜。

其中，源漏金属薄膜可以采用与栅金属薄膜相同的材料和工艺形成，此处不再赘述。

步骤S5a、对该源漏金属薄膜进行图形化处理，形成源漏金属图案。

可选的，可以采用第二个掩膜版通过光刻工艺对该源漏金属薄膜进行图形化处理，得到源漏金属图案，该源漏金属图案可以包括：该源漏金属图案可以包括各晶体管的第一极和第二极以及连接线段。其中，各晶体管的第一极和第二极可以分别通过过孔与有源层连接，并可以通过过孔与信号线、金属线和静电防护线中的至少一条线段连接。该连接线段可以通过过孔分别与第一线段和第二线段连接。

示例的，如图10所示，衬底基板非显示区域内形成的源漏金属图案可以包括第三晶体管M3的第一极d1和第二极d2，以及第四晶体管M4的第一极d1和第二极d2。该M3的第二极d2与M4的第一极d1可以为一体结构。

步骤S6a、在形成有源漏金属图案的衬底基板上形成钝化层。

可选的，可以采用绝缘材料形成钝化保护膜，之后可以采用第三个Mask定义钝化保护膜的图案，形成钝化层。参考图4，在衬底基板的非显示区域内，该钝化层03可以完全覆盖在源漏金属图案上，而在衬底基板的显示区域内，该钝化层03部分覆盖该源漏金属图案。即该钝化层03中形成有用于连接像素电极和驱动晶体管的漏极的过孔。

由此，即可完成静电保护电路的制造。在上述工艺的腐蚀(即刻蚀)过程中，需要使用不同的腐蚀方法、腐蚀液和腐蚀气体，保证实现不同材料的选择比、坡度角(Profile)、和关键尺寸(CD)的控制。比如在形成源漏金属图案的过程中，栅绝缘层和有源层可以使用类似的方法去除，即等离子刻蚀或反应离子刻蚀，调整刻蚀气体和刻蚀条件，可以在同一设备中实现此多层薄膜的腐蚀。如从六氟化硫、氯气、氧气、氦气等气体中选择不同的腐蚀气体组合和不同的气体流量，即可在同一设备里实现上述不同薄膜的腐蚀。

为了达成器件结构的最优化和工艺的高效率，不同薄膜的腐蚀条件如等离子功率、气压、电极间距等有所区别。半导体薄膜的腐蚀一般在较低气压和较大功率的等离子腔室里进行，具有较强的离子轰击和溅射腐蚀的效果；绝缘薄膜和金属薄膜一般在较高气压和稍低功率的等离子腔室里进行，具有较强的化学反应离子腐蚀效果。如向设备通入数十体积流量(sccm)的六氟化硫和数千sccm的氯气，在数千瓦功率以上和数十毫托气压，可以高效刻蚀去除半导体薄膜；如向设备通入数百sccm的六氟化硫和数百sccm的氯气，在数千瓦功率以下和数百毫托气压，可以高效刻蚀去除绝缘薄膜。

又比如在形成源漏金属图案的过程中，根据源漏金属材料可以采用化学腐蚀液刻蚀的方法去除源漏金属薄膜，也可以采用等离子刻蚀或反应离子刻蚀的方法。如向干法腐蚀设备通入数百至数千sccm的氯气和数千sccm的氧气，在数千功率以下和数百毫托气压，可以高效刻蚀去除金属薄膜。在形成栅极图案和有源层时，使用等离子刻蚀或反应离子刻蚀的方法和如前所述的条件，在同一设备中对源漏金属薄膜和掺杂半导体层进行连续地腐蚀而去除。湿法腐蚀仅用于金属薄膜的去除，一般使用一定浓度比例的硝酸、盐酸和醋酸的混合液，在数十度的温度下通过浸入和喷洒方式进行。

以图1和图4所示的静电保护电路为例，并以静电保护电路中的晶体管为顶栅结构为例，介绍本实用新型实施例提供的静电保护电路的制造方法，该方法可以包括：

步骤S1b、在衬底基板上形成缓冲层。

示例的，可以采用等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)在整个衬底基板上依次沉积氮化硅(SiN)薄膜和二氧化硅(SiO2)薄膜，得到缓冲层。

步骤S2b、在形成有缓冲层的衬底基板上形成有源层。

可选的，可以采用溅射、热蒸发、PECVD、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、大气压化学气相沉积(Atmospheric Pressure Chemical Vapor Deposition，APCVD)或电子回旋谐振化学气相沉积(ElectronCyclotronResonanceChemicalVapor Deposition，ECR-CVD)等工艺在衬底基板的表面沉积氧化物半导体薄膜，并对该氧化物半导体薄膜进行图案化处理，得到有源层。例如，可以采用光刻和刻蚀工艺对该氧化物半导体薄膜进行图案化处理。其中刻蚀工艺一般采用湿法刻蚀，使用的刻蚀液可以是硫酸(H2SO4)、磷酸(H3PO4)或者过氧化氢(H2O2)等。根据有源层所采用的氧化物半导体材料，以及源漏金属薄膜的材料，可以选择不同的刻蚀液。

进一步的，还可以采用PECVD、LPCVD、APCVD、ECR-CVD或溅射工艺在该有源层的表面沉积刻蚀阻挡层。由于IGZO等氧化物半导体材料在传统的刻蚀源漏金属图案的刻蚀液中的腐蚀速率极快，同时由于氧化物半导体对水和氧的较为敏感，因此为了保护有源层，需要在有源层上增加一层刻蚀阻挡层。

其中，形成该氧化物半导体薄膜的材料可以为非晶或多晶金属氧化物半导体材料，该非晶或多晶金属氧化物半导体材料中可以包括：铟(In)、镓(Ga)、锌(Zn)、铪(Hf)、锡(Sn)和Al等金属元素中一种或多种金属元素。示例的，该氧化物半导体材料可以为：ZnO，InZnO(简称IZO)，ZnSnO(简称ZTO)，InSnZnO(简称ITZO)，GaZnO(简称GZO)，InGaZnO(简称IGZO)，HfInZnO(简称HIZO)，SnInO(简称ITO)或AlInZnO(简称AIZO)等。或者，形成该氧化物半导体薄膜的材料还可以是对上述金属氧化物半导体材料进行一种或多种金属离子或非金属离子掺杂形成的材料，例如可以为ZnO:Ga(即在ZnO中掺杂Ga离子)，ZnO:Li，IGZO:Li，IGZO:N，ZnON等材料。

可选的，该氧化物半导体薄膜的厚度范围可以为40纳米(nm)至50nm，沉积时的含氧量为15％至30％。

步骤S3b、在形成有有源层的衬底基板上形成栅绝缘层。

进一步的，可以通过光刻胶剥离工艺去除多晶硅有源层上的光刻胶，使用PECVD沉积SiO2薄膜或SiO2与SiN的复合薄膜，在有源层以及整个缓冲层上形成栅绝缘层。

步骤S4b、在形成有栅绝缘层的衬底基板上形成栅极图案。

在本实用新型实施例中，可以通过磁控溅射等物理气相沉积方法在栅绝缘层上沉积一种或者多种低电阻的金属材料薄膜，利用光刻工艺形成栅极图案，该栅极图案可以包括静电保护电路中各晶体管的栅极、金属线以及静电防护线。可选的，该栅极图案还可以包括信号线中的第一线段以及第二线段。该栅金属薄膜可以是Al、Cu、Mo、Ti或AlNd等材料形成的单层金属薄膜，也可以是Mo/Al/Mo或Ti/Al/Ti等材料形成的多层金属薄膜。

步骤S4b、在形成有栅极图案的衬底基板上形成层间绝缘层。

进一步的，可以在包含栅极图案的整个表面，使用PECVD依次沉积SiO2薄膜和SiN薄膜形成层间绝缘层，并通过掩模和刻蚀工艺刻蚀层间绝缘层而形成第一接触孔和第二接触孔。

步骤S5b、在形成有层间绝缘层的衬底基板上形成源漏金属图案。

可以采用磁控溅射工艺在层间绝缘层上沉积一种或多种低电阻的源漏金属薄膜，并通过掩模和刻蚀工艺形成源漏金属图案，该源漏金属图案可以包括各晶体管的第一极和第二极以及连接线段。其中，该连接线段可以通过过孔分别与第一线段和第二线段连接，该第一极可以通过第一接触孔与有源层接触，第二极可以通过第二接触孔与有源层接触。

形成该源漏金属薄膜的材料可以包括钼、钼铌合金、铝、铝钕合金、钛和铜中的任意一种。源漏金属薄膜的厚度范围可以为20至30nm。在此需要说明的是，源漏金属薄膜可以为单层金属膜层，也可以为缓冲金属/金属的双层金属膜层，或者还可以为缓冲金属/金属/缓冲金属的三层金属膜层。

进一步的，可以对完成上述步骤的衬底基板进行退火，退火温度为30至320℃，退火时间为30分钟(min)。在该步骤中，不仅可以使得晶体管的第一极和第二极的金属材料中金属原子向有源层扩散，与形成有源层的氧化物半导体材料中的氧原子发生化学反应，以使该位置处的有源层材料失氧，即氧空位增多，同时自由电子也随之增多，从而使得该位置处的半导体材料呈现金属化(半导体)趋势。由此可增加晶体管的第一极和第二极分别与有源层之间的欧姆接触；同时还可以增强有源层沟道区的稳定性，使得氧化物晶体管的性能更好。

步骤S6b、在形成有源漏金属图案的衬底基板上形成钝化层。

最后，可以使用PECVD在源漏金属图案的整个表面沉积一层SiN薄膜，通过掩模和刻蚀工艺形成包含过孔的钝化层。然后使用快速热退火或热处理炉退火进行氢化工艺，修复多晶硅有源层内部和界面的缺陷。其中，该过孔可以为位于衬底基板的显示区域内，用于连接驱动晶体管的第二极和像素电极的过孔。

图11是本实用新型实施例提供的一种阵列基板的结构示意图，参考图11，该阵列基板可以包括：信号线S，以及与该信号线S连接的静电保护电路100。该静电保护电路可以为如图1至图5任一所示的电路。

如图11所示，该阵列基板可以包括多条信号线S，每条信号线S均连接有一个静电保护电路100。

可选的，参考图3，每条信号线S均可以包括第一线段S1和第二线段S2，且每条信号线S连接有一个静电保护电路100。每个静电保护电路100可以包括一个放电子电路10和两个缓冲子电路20，其中，每个放电子电路10中可以包括一个第一晶体管M1和一个第二晶体管M2，每个缓冲子电路20中可以包括一个第三晶体管M3和一个第四晶体管M4。并且，各个信号线S所连接的静电保护电路100可以均位于阵列基板周边的非显示区域内。

可选的，该信号线S可以包括：相互平行的第一线段S1和第二线段S2，以及用于连接第一线段S1和第二线段S2的连接线段S0，第一线段S1和第二线段S2均与静电保护电路100中的静电防护线L平行，且第二线段S2相对于第一线段S1靠近静电防护线L，静电保护电路100中的第三晶体管M3和第四晶体管M4均设置在第一线段S1与第二线段S2之间，且第三晶体管S3的第一极与第一线段S1和第二线段S2中的一个线段连接，第四晶体管M4的栅极和第二极均与另一个线段连接，第一晶体管M1和第二晶体管M2均设置在第二线段S2与静电防护线L之间，且第一晶体管M1的栅极和第二极，以及第二晶体管M2的第一极均与第二线段S2连接。

在本实用新型实施例中，各信号线S所连接的静电保护电路100可以均设置在阵列基板周边的非显示区域。

本实用新型实施例还提供一种显示装置，该显示装置可以包括如图8所示的阵列基板。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。