高导电低阻值的芯片封装结构的制作方法

本实用新型涉及半导体封装领域，尤其涉及一种高导电低阻值的芯片封装结构。

背景技术：

在半导体封装领域，目前主流的倒裝封装方法形成的倒装结构(FC)采用较大直径的金属凸块(bump)将芯片与基板连接。图1是现有的倒装结构的示意图，请参阅图1，芯片10通过金属凸块11连接至基板12，每一金属凸块11对应所述芯片10的一个焊垫。其优点在于，倒装结构相较于传统的打线工艺的封装(WB)具有良好的导电性能。其缺点在于：一、金属凸块11的高度要一致，若高度不一致，则会导致金属凸块11接触不良；二、极小焊垫间距的芯片在电镀金属凸块11时，易出现金属凸块11间距不足、残胶或者电镀高度偏小的情况，影响产品性能；三、金属凸块11与基板需要采用导电焊接层连接，例如焊锡层，成本高且易出现导电焊接层空洞的情况，存在可靠性的风险及环境污染。

因此，发展一种高导电低阻值的芯片封装结构具有重大意义。

技术实现要素：

本实用新型所要解决的技术问题是，提供一种高导电低阻值的芯片封装结构，其能够具有良好的导电性能，比传统的晶圆级封装在高电流时的电阻值更低。

为了解决上述问题，本实用新型提供了一种高导电低阻值的芯片封装结构，包括一基板、至少一芯片及塑封所述芯片的塑封体，所述芯片的背面设置在所述基板上，每一所述芯片的正面具有多种不同类型的焊垫，相同类型的焊垫全部或部分通过一个或多个导电片连接。

在一实施例中，导电片的高度不同。

在一实施例中，相同类型的焊垫全部通过一个导电片连接。

在一实施例中，所述芯片封装结构还包括多个外引脚，所述外引脚分别与所述导电片及暴露的焊垫连接，所述外引脚的上表面暴露于所述塑封体表面，所述外引脚能够与一外部电路连接，进而将所述芯片的焊垫与外部电路连接。

在一实施例中，所述芯片封装结构还包括一层或多层依序重叠的重布线层，所述导电片及暴露的焊垫通过所述重布线层与所述外引脚连接。

在一实施例中，在所述芯片的正面还设置有一胶层或绝缘层，所述胶层或所述绝缘层在对应所述焊垫的位置设置有过孔，以暴露出所述焊垫，所述导电片穿过所述过孔与所述焊垫连接。

本实用新型的优点在于，本实用新型芯片封装结构将芯片的相同类型的焊垫通过一导电片连接，形成大面积的导电层，导电性能好，比传统的晶圆级封装在高电流时的电阻值更低；且可以避免倒装工艺中电镀小的金属凸块时出现金属凸块的间距不足或者高度偏小的风险；对导电片的高度均一性无要求，只需满足最小高度即可。

附图说明

图1是现有的倒装结构的示意图；

图2是本实用新型芯片封装结构的一实施例的侧视示意图；

图3是所述芯片的俯视示意图；

图4是本实用新型芯片封装结构的另一实施例的侧视示意图；

图5是本实用新型芯片封装结构的另一实施例的侧视示意图；

图6是本实用新型芯片封装结构的另一实施例的侧视示意图；

图7A～图7K是本实用新型芯片封装结构的制备方法的工艺流程图。

具体实施方式

下面结合附图对本实用新型提供的高导电低阻值的芯片封装结构的具体实施方式做详细说明。

本实用新型提供一种高导电低阻值的芯片封装结构。图2是本实用新型高导电低阻值的芯片封装结构的侧视示意图。请参阅图2，本实用新型高导电低阻值的芯片封装结构包括一基板20、至少一芯片21及塑封所述芯片21的塑封体22。为了清楚说明本实用新型芯片封装结构的技术方案，以所述芯片封装结构包括一个芯片21为例进行讲解。当然，本实用新型并不限于此。

所述基板20、所述芯片21及所述塑封体22的结构均为本领域的常规结构，本实用新型对此不进行限定，本领域技术人员可从现有技术中获取。例如，所述基板20的材料包括但不限于传统框架、金属或合金板材、BT材料、FR-4材料、硅基材料及EMC材料，所述芯片21为现有技术中有源面具有焊垫的任何芯片，所述塑封体22的材料包括但不限于环氧树脂等。

所述芯片21的背面设置在所述基板20上。例如，在一实施例中，所述芯片21的背面可通过一粘结剂层23粘贴在所述基板20的上表面。所述粘结剂层23可以为导电粘结剂层，也可以为不导电粘结剂层。所述芯片21的背面即为所述芯片21与有源面相对的一面。

图3是所述芯片21的俯视示意图。请参阅图2及图3，每一所述芯片21的正面具有多种不同类型的焊垫，其中，不同类型的焊垫其功能不同，图中，由于所述焊垫被遮挡，则采用虚线绘示。所述芯片21的正面指的是所述芯片21的有源面。每一种类型的焊垫包括多个具有该种类型焊垫功能的焊垫。在此实施例中，示意性地绘示三种不同类型的芯片焊垫，每种类型的焊垫包括的焊垫数量不同。如第一类型焊垫211、第二类型焊垫212及第三类型焊垫213。其中，如图3所示，第一类型焊垫211包括四个具有该种类型焊垫功能的焊垫，第二类型焊垫212包括四个具有该种类型焊垫功能的焊垫，第三类型焊垫213包括两个具有该种类型焊垫功能的焊垫。在本实用新型其他实施例中，每一所述芯片21的正面具有多种不同类型的焊垫，每种类型的焊垫包括的焊垫数量根据实际需求进行设置。

相同类型的焊垫全部或部分通过一个或多个导电片连接。请继续参阅图2及图3，第一类型焊垫211的所有焊垫通过一第一导电片24连接，第二类型焊垫212的所有焊垫通过一第二导电片25连接，第三类型焊垫213的所有焊垫通过一第三导电片26连接。在本实施例中，所有同一类型的焊垫全部通过一个导电片连接。在本实用新型的另一实施例中，同一类型焊垫中的一部分焊垫通过一个导电片，如图4所示，第一类型焊垫211的部分焊垫2110通过一个第一导电片24连接，另外一部分焊垫2110没有采用第一导电片24连接。在本实用新型中，一些面积小的焊垫可通过导电片连接，进而扩大焊垫的导电面积。或者，在本实用新型其他实施例中，同一类型的焊垫可以通过多个导电片连接，以扩大导电面积。进一步，在本实用新型的一些实施例中，各个导电片的高度可以不同。例如，连接同一类型焊垫的导电片的高度不同，或连接不同类型焊垫的导电片的高度不同。

所述芯片封装结构还包括多个外引脚27。所述外引脚27分别与所述导电片及暴露的焊垫连接，所述外引脚27的上表面暴露于所述塑封体22表面，以将所述芯片21的焊垫与外部电路连接。请继续参阅图2，在该实施例中，所述外引脚27分别与第一导电片24、第二导电片25及第三导电片26连接，进而将与第一导电片24、第二导电片25及第三导电片26连接的焊垫与外部电路导通。所述导电片直接外引脚27连接，中间无其他金属焊接层，避免铅锡等金属焊接造成的焊接层空洞，降低可靠性风险且能够避免环境污染，且避免倒装工艺中为实现倒装焊接所采用的电镀锡的工艺，降低工艺成本且无焊接风险。

进一步，在所述芯片21的正面还设置有一胶层或绝缘层28。图5是本实用新型芯片封装结构的另一实施例的侧视示意图。请参阅图5，所述胶层或绝缘层28在对应所述焊垫的位置设置有过孔281，以暴露出所述焊垫。所述第一导电片24、第二导电片25及第三导电片26穿过所述过孔281与所述焊垫连接。在本实用新型其他实施例中，在所述芯片21的正面也可以不设置所述胶层或绝缘层28，具体情况要根据芯片的设计要求而定。

在一实施例中，所述芯片封装结构还包括一层或多层依序重叠的重布线层29，所述导电片及暴露的焊垫通过所述重布线层29与所述外引脚27连接。图6是本实用新型芯片封装结构的另一实施例的侧视示意图。请参阅图6，在该实施例中，所述芯片封装结构包括一层重布线层29，所述重布线层29一面与所述第一导电片24、第二导电片25及第三导电片26连接，另一面与所述外引脚27连接，以将所述芯片21的焊垫与外部电路连接。在其他实施例中，也可以设置多层重布线层，多层重布线层依序排列。在本实用新型中，电镀形成重布线层28，由于是基板级电镀而并非是晶圆级电镀，所述重布线层28的厚度和宽度大幅提高，能够有效减小电阻值，提高导电性能。另外，所述导电片直接与重布线层连接，中间无其他金属焊接层，避免铅锡等金属焊接造成的焊接层空洞，降低可靠性风险且能够避免环境污染，且避免倒装工艺中为实现倒装焊接所采用的电镀锡的工艺，降低工艺成本且无焊接风险。

本实用新型芯片封装结构将芯片的相同类型的焊垫通过一导电片连接，形成大面积的导电层，导电性能好，比传统的晶圆级封装在高电流时的电阻值更低；且可以避免倒装工艺中电镀小的金属凸块11(绘示于图1中)时出现金属凸块11的间距不足或者高度偏小的风险；对导电片的高度均一性无要求，只需满足最小高度即可。

本实用新型还提供一种上述的芯片封装结构的制备方法。图7A～图7K是本实用新型芯片封装结构的制备方法的工艺流程图。

提供一芯片700。请参阅图7A及图7B，其中图7A为俯视图，图7B为侧视图，所述芯片700的正面具有多个不同类型的焊垫，其中，不同类型的焊垫其功能不同。所述芯片700的正面指的是所述芯片700的有源面。在图7A中，示意性地绘示三种不同类型的焊垫，具体为四个第一类型焊垫701、四个第二类型焊垫702及两个第三类型焊垫703。

在所述芯片700的正面形成一胶层或绝缘层710。请参阅图7C及图7D，其中图7C为俯视图，图7D为侧视图，在对应焊垫的位置所述胶层或所述绝缘层710具有过孔7101，所述过孔7101暴露出所述焊垫。其中，该步骤为可选步骤，在其他实施例中，也可以不形成所述胶层或绝缘层710。

将相同类型的焊垫全部或部分通过一个或多个导电片连接。请参阅图7E及图7F，其中图7E为俯视图，图7F为侧视图，将第一类型焊垫701通过一第一导电片720连接，将第二类型焊垫702通过第二导电片730连接，将第三类型焊垫703通过第三导电片740连接。在其他实施例中，同一类型焊垫中的一部分焊垫通过一个导电片连接，另外一部分焊垫没有采用导电片连接，或者在本实用新型其他实施例中，同一类型的焊垫可以通过多个导电片连接，以扩大导电面积。进一步，在本实用新型导电片的高度可以不同，只要满足最小高度要求即可。其中，可通过金属沉积等方法形成所述导电片。

将所述芯片700安装在一基板800上，所述芯片700的背面与所述基板800连接，所述芯片700的正面朝上。所述芯片700的背面即为所述芯片700与有源面相对的一面。请参阅图7G，其中图7G为侧视图，所述芯片700的背面通过一粘结剂层801粘结在所述基板800上。

将所述芯片700及所述基板800塑封，芯片封装结构。

所述塑封的方法包括如下步骤：

请参阅图7H，将所述芯片700采用塑封料900塑封，并暴露出所述导电片的上表面及未与所述导电片连接的焊垫的上表面。在图7H中，塑封后，暴露出所述第一导电片720、第二导电片730及第三导电片740的上表面。具体地说，在采用塑封料塑封后，可通过研磨或蚀刻的方法暴露出所述第一导电片720、第二导电片730及第三导电片740的上表面。

在所述导电片及未与所述导电片连接的焊垫的裸露表面形成一层或多层依序重叠的重布线层750。请参阅图7I，图7I为侧视示意图，在所述塑封料900的表面形成一层重布线层750，所述重布线层750的下表面与塑封料900及所述第一导电片720、第二导电片730及第三导电片740暴露出的上表面连接。在本实施例中，形成一层重布线层750，在其他实施例中，可形成多层依序重叠的重布线层。其中，该步骤为可选步骤，在其他实施例中，也可以不形成所述重布线层750。

在所述重布线层750的表面形成多个外引脚760，所述外引脚760能够与一外部电路连接，进而将所述焊垫连接至外部电路。请参阅图7J，图7J为侧视示意图，在所述重布线层750的表面形成多个外引脚760，其中，若在上述步骤中没有形成重布线层750，则直接在所述导电片及未与所述导电片连接的焊垫的裸露表面形成多个外引脚760。

请参阅图7K，图7K为侧视示意图，在形成所述外引脚760之后，塑封所述重布线层750及外引脚760，并暴露出所述外引脚760的上表面，外部电路可与所述外引脚760的上表面连接。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。