半导体器件的制作方法

本实用新型涉及集成电路设计与制造领域，特别涉及一种半导体器件。

背景技术：

DRAM(动态随机存取存储器)是一种半导体存储器件，DRAM包括存储阵列区(memory array aera)以及外围电路(peripheral circuits)，其中，存储阵列区包括存储器、电容等结构，外围电路包括用于控制存储单元阵列排布的电路。

通常，在边界区域(存储阵列区和外围电路过渡区域)设置有虚拟晶体管(Dummy MOS gate)，以解决边界区域在光刻工艺中的边缘效应(boundary edge effect)与化学机械研磨工艺中的微负载效应(micro loading effect)，但是虚拟晶体管的设置会造成集成电路密度降低。

技术实现要素：

本实用新型的主要目的在于提供一种半导体器件，减少虚拟晶体管的占地面积以提高集成电路密度。

为实现上述目的，本实用新型提供一种半导体器件，包括：

基底，所述基底包含第一区域与第二区域，所述第一区域与所述第二区域交界处具有一第一边界；

相互分隔的虚拟栅极图形与功能栅极图形，位于所述第二区域的所述基底上，且所述虚拟栅极图形靠近所述第一区域；所述虚拟栅极图形与功能栅极图形均包含依次位于所述基底上的栅极多晶硅层、栅极金属层与栅极保护层，且所述虚拟栅极图形的所述栅极多晶硅层靠近所述第一区域的一侧具有一第二边界，所述虚拟栅极图形栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低；

介质层，位于所述基底上，且填充于所述虚拟栅极图形与功能栅极图形之间。

可选的，在所述半导体器件中，所述虚拟栅极图形在所述第一边界与所述第二边界之间的宽度占总的所述虚拟栅极图形宽度的2％～60％。

可选的，在所述半导体器件中，所述第一区域的所述基底上形成有埋入式栅极，所述埋入式栅极的表面低于所述基底的表面，在所述埋入式栅极以及所述第一区域的所述基底上还形成有绝缘层。

可选的，在所述半导体器件中，所述虚拟栅极图形与所述功能栅极图形均还包括：位于所述基底与所述栅极多晶硅层之间的栅极氧化层，且所述虚拟栅极图形内的所述栅极氧化层在所述基底上的投影与所述栅极金属层在所述基底上的投影重合。

可选的，在所述半导体器件中，所述虚拟栅极图形与功能栅极图形均还包括：位于所述栅极多晶硅层与所述栅极金属层之间的金属粘附层，且所述虚拟栅极图形内的所述金属粘附层在所述基底上的投影与所述栅极金属层在所述基底上的投影重合。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型中一部分所述虚拟栅极图形位于所述第一边界与所述第二边界之间，与现有技术中位于所述第二边界远离所述第一边界一侧的虚拟栅极图形相比，所述虚拟栅极图形更加靠近所述第一区域，从而节省了第二区域的面积，增加了集成电路密集度，提高了半导体器件的面积利用率。

进一步的，所述虚拟栅极图形的栅极多晶硅层具有所述第二边界，所述虚拟栅极图形的栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，以使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低，使得从所述虚拟栅极图形至所述第一区域的所述介质层与所述第一区域内的所述介质层的高度接近，即所述介质层具有平坦化表面，避免后续对所述第一区域的介质层刻蚀时造成刻蚀不均的问题，并且也可以避免后续在第一区域形成的器件的底部短路的问题，从而提高半导体器件的性能。

附图说明

图1为一半导体器件的剖面示意图；

图2为本实用新型一实施例所提供的半导体器件的制备方法的流程图；

图3为本实用新型一实施例的半导体器件的制备方法中所提供的基底的剖面示意图；

图4是在图3所述的结构上形成栅极多晶硅材料层的剖面示意图；

图5是在图4所述的结构上形成图形化的光刻胶层的剖面示意图；

图6是在图5所述的结构上形成栅极多晶硅层的剖面示意图；

图7是在图6所述的结构上形成栅极金属层与栅极保护层的剖面示意图；

图8是在图7所示的结构上形成虚拟栅极图形与功能栅极图形的剖面示意图；

图9是在图8所示的结构上形成介质层并进行平坦化的剖面示意图。

其中，附图标记如下：

1-基底；1A-第一区域；1B-第二区域；

10-埋入式栅极；11-埋入式栅极金属层；12-埋入式栅极介质层；

20-绝缘层；

30-栅极氧化层；

40-栅极多晶硅层；

50-金属粘附层；

60-栅极金属层；

70-栅极保护层；

80-介质层；

2-虚拟栅极图形；

3-功能栅极图形；

100-基底；100A-第一区域；100B-第二区域；

110-埋入式栅极；111-埋入式栅极金属层；112-埋入式栅极介质层；

120-绝缘层；

130-栅极多晶硅层；130’-栅极多晶硅材料层；

140-栅极氧化层；

150-图形化的光刻胶层；

160-金属粘附层；

170-栅极金属层；

180-栅极保护层；

190-介质层；

200-虚拟栅极图形；

300-功能栅极图形；

S1-第一边界；S2-第二边界。

具体实施方式

图1为一半导体器件的剖面示意图，如图1所示，所述半导体器件包括：基底1，所述基底1包含第一区域1A与第二区域1B，所述第一区域1A为形成存储单元阵列的区域，所述第二区域1B为形成阵列外围电路的区域，所述第一区域1A与所述第二区域1B交界处具有一第一边界S1。

在所述第一区域1A内，所述基底1内形成有内置埋入式栅极10，即所述埋入式栅极10位于所述基底1的凹槽内，所述埋入式栅极10包含位于所述凹槽的底部及侧壁的埋入式栅极介质层12以及填充于所述凹槽内的埋入式栅极金属层11，并且所述埋入式栅极10的表面低于所述基底1的表面，在所述埋入式栅极10以及所述第一区域1A的所述基底1上还形成有绝缘层20。

在所述第二区域1B内，所述基底1上形成有相互分隔的虚拟栅极图形2与功能栅极图形3，与所述功能栅极图形3相比，所述虚拟栅极图形2更靠近所述第一区域1A，所述虚拟栅极图形2与功能栅极图形3均包括依次位于所述基底1上的栅极氧化层30、栅极多晶硅层40、金属粘附层50、栅极金属层60以及栅极保护层70。所述虚拟栅极图形2具有靠近所述第一区域1A的第二边界S2。

在所述基底1上还形成有介质层，所述介质层覆盖所述基底1、所述绝缘层20、所述虚拟栅极图形2以及所述功能栅极图形3，之后还需要对所述介质层进行平坦化，至暴露出所述虚拟栅极图形2以及所述功能栅极图形3，形成如图1所示的结构。形成所述虚拟栅极图形2是为了克服边界区域在光刻工艺中的边缘效应(boundary edge effect)与化学机械研磨工艺中的微负载效应(micro loading effect)，但是所述虚拟栅极图形2并不能作为有效功能晶体管，它的形成会占用到第二区域1B的面积，导致集成电路的密度降低。

并且，由于所述第二区域1B形成有虚拟栅极图形2与功能栅极图形3，而第一区域1A只形成有绝缘层20，所述第一区域1A的高度要小于所述第二区域1B的高度，后续填充介质层80后，在对其进行平坦化时，会导致从第二边界S2至第一区域1A的所述介质层80的表面不均匀，如图1所示，从所述第二边界S2开始至所述第一区域1A，所述介质层80的高度逐渐降低，这样后续在第一区域1A内进行刻蚀时，会导致刻蚀纵横比的变化，从而导致所述介质层80比较高的区域容易造成器件的底部短路。

基于上述问题，本实用新型提供一种半导体器件，包括：基底，所述基底包含第一区域与第二区域，所述第一区域与所述第二区域交界处具有一第一边界；相互分隔的虚拟栅极图形与功能栅极图形，位于所述第二区域的所述基底上，且所述虚拟栅极图形靠近所述第一区域；所述虚拟栅极图形与功能栅极图形均包含依次位于所述基底上的栅极多晶硅层、栅极金属层与栅极保护层，且所述虚拟栅极图形的所述栅极多晶硅层靠近所述第一区域的一侧具有一第二边界，所述虚拟栅极图形栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低；以及介质层，位于所述基底上，且填充于所述虚拟栅极图形与功能栅极图形之间。

本实用新型中所述虚拟栅极图形的栅极多晶硅层具有所述第二边界，所述虚拟栅极图形的栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，以使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低。这样使得从所述虚拟栅极图形至所述第一区域的所述介质层与所述第一区域内的所述介质层的高度接近，即所述介质层具有平坦化表面，避免后续对所述第一区域的介质层刻蚀时造成刻蚀不均的问题，并且也可以避免后续在第一区域形成的器件的底部短路的问题，从而提高半导体器件的性能。

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容做进一步说明。当然本实用新型并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。

显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本实用新型的限定。

请参考图2，其为本实用新型一实施例所提供的半导体器件的制备方法的流程图。如图2所示，所述半导体器件的制备方法，包括以下步骤：

步骤S01：提供一基底，所述基底包含第一区域与第二区域，所述第一区域与所述第二区域交界处具有一第一边界；

步骤S02：形成栅极多晶硅层在所述基底上，所述栅极多晶硅层位于所述第二区域，并且在所述栅极多晶硅层靠近所述第一区域的一侧具有一第二边界；

步骤S03：依次形成栅极金属层与栅极保护层在所述基底上，所述栅极金属层和所述栅极保护层覆盖所述栅极多晶硅层，并从所述栅极多晶硅层的所述第二边界延伸至所述第一区域中；

步骤S04：依次刻蚀所述栅极保护层、所述栅极金属层和所述栅极多晶硅层，以形成相互分隔的虚拟栅极图形与功能栅极图形在所述第二区域上，所述虚拟栅极图形的栅极多晶硅层具有所述第二边界，所述虚拟栅极图形的栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，以使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低；

步骤S05：形成介质层在所述基底上并进行平坦化。

图3为本实用新型一实施例的半导体器件的制备方法中所提供的基底的剖面示意图。请参考图3所示，在步骤S01中，提供一基底100，所述基底100包含第一区域100A与第二区域100B，所述第一区域100A与所述第二区域100B交界处具有一第一边界S1。

所述基底100的材料可以是单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；还可以是其它的材料，例如砷化镓等III-V族化合物。在本实施例中，所述基底100的材料优选为单晶硅(Si)。

所述基底100包括第一区域100A和第二区域100B。所述第一区域100A用于形成存储单元阵列，所述第二区域100B用于形成外围电路。所述第一区域100A与所述第二区域100B交界处具有一第一边界S1。所述第二区域100B的所述基底100的高度高于所述第一区域100A的所述基底100的高度，即所述基底100在所述第二区域100B的上表面高于所述基底100在所述第一区域100A的上表面。此外，所述基底100还可以包括用于其它功能的区域，例如切割区等等，在此不一一赘述。

在所述第一区域100A的第一基底100内形成有埋入式栅极110，如图3所示，在所述第一基底100内形成凹槽，所述埋入式栅极110形成于所述凹槽内。本申请实施例中，所述埋入式栅极110包含埋入式栅极介质层112与埋入式栅极金属层111，所述埋入式栅极介质层112位于所述凹槽的侧壁及底部，所述埋入式栅极金属层111填充于所述凹槽内，且所述埋入式栅极介质层112的上表面低于所述埋入式栅极金属层111的上表面，所述埋入式栅极金属层111的上表面低于所述基底100的上表面。在所述埋入式栅极110上以及所述基底100上还形成有绝缘层120。

图4是在图3所述的结构上形成栅极多晶硅材料层的剖面示意图，图5是在图4所述的结构上形成图形化的光刻胶层的剖面示意图，图6是在图5所述的结构上形成栅极多晶硅层的剖面示意图。请参考图4、图5与图6所示，在步骤S02中，形成栅极多晶硅层层130在所述基底100上，所述栅极多晶硅层130位于所述第二区域100B，并且在所述栅极多晶硅层靠近所述第一区域100A的一侧具有一第二边界S2。

本申请实施例中，在形成栅极多晶硅层130之前，首先在所述第二区域100B的所述基底100上形成栅氧化层140。所述栅氧化层140的材质包含但不限于二氧化硅。具体的，采用ISSG法生长所述栅氧化层140，该方法只会在硅裸露的表面会生长出SiO2，而在有SiN的表面不会生长，即仅在所述第二区域100B的所述基底100上形成所述栅氧化层140。

然后，请继续参考图4所示，在所述基底上形成栅极多晶硅材料层130’，所述栅极多晶硅材料层130’覆盖所述基底100以及所述栅极氧化层140。

接着，请参考图5与图6所示，刻蚀所述栅极多晶硅材料层130’，去除所述第一区域100A以及所述第二区域100B靠近所述第一区域100A的部分所述栅极多晶硅材料层130’，以形成栅极多晶硅层130，所述栅极多晶硅层130靠近所述第一区域100A的一侧具有一第二边界S2，即如图6所示的所述栅极多晶硅层130的左侧与所述第二边界S2重叠。

本申请实施例中，在所述栅极多晶硅材料层130’上形成光刻胶层(未图示)，图形化所述光刻胶层，例如对所述光刻胶层进行曝光与显影，形成图形化的光刻胶层150，如图5所示。所述图形化的光刻胶层150暴露出所述第一区域100A的所述栅极多晶硅层130，并暴露出靠近所述第一区域100A的一部分所述第二区域100B的所述栅极多晶硅材料层130’。接着，以所述图形化的光刻胶层150为掩膜，对所述栅极多晶硅材料层130’进行刻蚀，去除未被所述图形化的光刻胶层150所遮挡的所述栅极多晶硅材料层130’，保留被所述图形化的光刻胶层150所遮挡的所述栅极多晶硅材料层130’，以形成栅极多晶硅层130，如图6所示。所述栅极多晶硅层130具有靠近所述第一区域100A的第二边界S2。

至此，本申请实施例中，共设定有两个边界，所述第一边界S1为所述第一区域100A与所述第二区域100B的交界处的边界，所述第二边界S2为所述栅极多晶硅层130靠近所述第一区域100A的一侧面。

图7是在图6所述的结构上形成栅极金属层与栅极保护层的剖面示意图。请参考图7所示，在步骤S03中，依次形成栅极金属层170与栅极保护层180在所述基底100上，所述栅极金属层170和所述栅极保护层180覆盖所述栅极多晶硅层130，并从所述栅极多晶硅层130的所述第二边界S2延伸至所述第一区域100A中。

本申请实施例中，在形成所述栅极金属层170之前，首先在所述基底100上形成金属粘附层160，以保证后续形成的所述栅极金属层170与所述栅极多晶硅层140的粘附性，所述金属粘附层160覆盖所述基底100、所述栅极氧化层140以及所述栅极多晶硅层130，具体的，所述金属粘附层160覆盖所述第一区域100A的所述基底100，覆盖所述第一边界S1与所述第二边界S2之间的所述栅极氧化层140，还覆盖所述第二边界S2远离所述第一边界S1一侧的所述栅极多晶硅层130。

接着，在所述金属粘附层160上形成栅极金属层170，所述栅极金属层170覆盖所述金属粘附层160。然后，在所述栅极金属层170上形成栅极保护层180，所述栅极保护层180覆盖所述栅极金属层180。所述金属粘附层160的材质包含但不限于硅化钴、硅化钛或氮化钛，所述栅极金属层170的材质包含但不限于钨、铝或掺杂多晶硅，所述栅极保护层180的材质包含但不限于二氧化硅、氮化硅或氮碳化硅。

需要说明的是，由于在所述第一边界S1与所述第二边界S2之间并没有形成所述栅极多晶硅层130，使得所述第二区域100B上，所述第二边界S2靠近所述第一边界S1的一侧(如图7所示第二边界S2的左侧)的高度要低于所述第二边界S2远离所述第一边界S1一侧(如图7所示第二边界S2的右侧)的高度。那么在形成所述金属粘附层160、所述栅极金属层170以及所述栅极保护层180之后，在所述第二边界S2的左侧至所述第一边界S1的过程中，所述栅极保护层180的上表面具有一个坡度，即所述半导体器件的高度逐渐降低至某一高度。

图8是在图7所示的结构上形成虚拟栅极图形与功能栅极图形的剖面示意图。请参考图8所示，在步骤S04中，依次刻蚀所述栅极保护层180、所述栅极金属层170以及所述栅极多晶硅层130，以形成虚拟栅极图形200与功能栅极图形300在所述第二区域100B上，所述虚拟栅极图形200的栅极多晶硅层130具有所述第二边界S2，所述虚拟栅极图形200的栅极金属层170和栅极保护层180覆盖栅极多晶硅层130并延伸至所述第二边界S2与所述第一边界S1之间，以使所述虚拟栅极图形200的高度从所述第二边界S2至所述第一边界S1逐渐降低。

在所述栅极保护层180上形成光刻胶层(未图示)，图形化所述光刻胶层，例如对所述光刻胶层进行曝光与显影，形成图形化的光刻胶层，所述图形化的光刻胶层仅遮挡所述栅极保护层180上预定形成虚拟栅极图形200与所述功能栅极图形300的区域，然后以图形化的光刻胶层为掩膜，依次对所述栅极保护层180、所述栅极金属层170、所述金属粘附层160、所述栅极多晶硅层130以及栅极氧化层140进行刻蚀，形成如图8所示的虚拟栅极图形200与功能栅极图形300。

所述虚拟栅极图形200的一部分位于所述第一边界S1与第二边界S2之间，本申请实施例中，所述虚拟栅极图形200在所述第一边界S1与所述第二边界S2之间的宽度占总的所述虚拟栅极图形200宽度的2％～60％，位于所述第一边界S1与第二边界S2之间的所述虚拟栅极图形200其底部没有所述栅极多晶硅层130。在图1中，所述虚拟栅极图形2位于所述第二边界S2远离所述第一边界S1的一侧，即位于所述第二边界S2的右侧，而在图8中，所述虚拟栅极图形200的一部分位于所述第一边界S1与第二边界S2之间，即所述虚拟栅极图形200与所述第二边界S2相交。与图1相比，本申请实施例中，相当于所述虚拟栅极图形200更靠近所述第一区域100A，则可以适当减小所述第二区域100B的面积，从而增加了集成电路密集度，提高了半导体器件的面积利用率。

所述虚拟栅极图形200包含位于所述基底上的栅极氧化层140，位于部分所述栅极氧化层140上的栅极多晶硅层130，位于所述栅极氧化层140与所述栅极多晶硅层130上的金属粘附层160，位于所述金属粘附层160上的栅极金属层170，以及位于所述栅极金属层170上的栅极保护层180。所述虚拟栅极图形200并不具备真正的栅极的功能，仅用于克服在光刻工艺中的边缘效应(boundary edge effect)与化学机械研磨工艺中的微负载效应(micro loading effect)。即本申请实施例所提供的半导体器件的制备方法中，在克服边界边缘效应与微负载效应的基础上，还可以增加集成电路密集度。

如上所述，在形成所述金属粘附层160、所述栅极金属层170以及所述栅极保护层180的过程中，由于所述栅极多晶硅层130的存在，其上形成的各层在所述第一边界S1与所述第二边界S2之间具有一坡度，在对所述栅极保护层180、所述栅极金属层170、所述金属粘附层160以及所述栅极多晶硅层130进行刻蚀之后，在所述第一边界S1与所述第二边界S2之间，所述栅极保护层180的上表面同样会具有一坡度，即从所述第二边界S2至所述第一边界S1，所述虚拟栅极图形200的高度逐渐降低。

所述功能栅极图形300包含依次位于所述基底上的栅极氧化层140、栅极多晶硅层130、金属粘附层160、栅极金属层170以及栅极保护层180，其中所述栅极氧化层140、栅极多晶硅层130、金属粘附层160以及栅极金属层170组成栅极，该栅极会与后续形成的源漏极等组成晶体管，作为所述第二区域100B内的器件，所述栅极保护层180用于保护该栅极。

图9是在图8所示的结构上形成介质层并进行平坦化的剖面示意图。如图9所述，在步骤S05中，形成介质层190在所述基底100上并进行平坦化。

具体的，在所述基底100上沉积形成介质层190，所述介质层190覆盖所述基底100、所述绝缘层120、所述虚拟栅极图形200以及所述功能栅极图形300，并填满各部件之间的间隙。

然后对所述介质层190进行平坦化。由于从所述第二边界S2至所述第一边界S1所述虚拟栅极图形200的高度逐渐降低，在对所述介质层190进行平坦化之后，所述虚拟栅极图形200靠近所述第一边界S1一侧的所述介质层190的高度与所述第一区域100A的所述介质层190的高度比较接近，即所述第一区域100A的所述介质层190具有较好的平坦度，可以避免后续对所述介质层刻蚀时造成刻蚀不均的问题，并且后续在所述第一区域100A制造器件时，也可以避免底部短路的问题，从而提高半导体器件的性能。

相应的，本实用新型还提供一种半导体器件，采用如上所述的半导体器件的制备方法制备而成。请参图9所示，所述半导体器件包括：

基底100，所述基底100包含第一区域100A与第二区域100B，所述第一区域100A与所述第二区域100B交界处具有一第一边界S1；

虚拟栅极图形200与功能栅极图形300，位于所述第二区域100B的所述基底100上，所述虚拟栅极图形200与功能栅极图形300相互分隔，且所述虚拟栅极图形200靠近所述第一区域100A；所述虚拟栅极图形200与功能栅极图形300均包含依次位于所述基底100上的栅极多晶硅层130、栅极金属层170与栅极保护层180，且所述虚拟栅极图形200的所述栅极多晶硅层130靠近所述第一区域100A的一侧具有一第二边界S2，所述虚拟栅极图形200的所述栅极金属层170与所述栅极保护层180覆盖所述栅极多晶硅层130并延伸至所述第一边界S1与所述第二边界S2之间，使所述虚拟栅极图形200的高度从所述第二边界S2至所述第一边界S1逐渐降低。

还包括：介质层190，所述介质层190位于所述基底100上，且填充于所述虚拟栅极图形200与功能栅极图形300之间。由于从所述第二边界S2至所述第一边界S1所述虚拟栅极图形200的高度逐渐降低，从所述虚拟栅极图形200至所述第一区域100A的所述介质层190与所述第一区域内100A的所述介质层190的高度接近，即所述介质层190具有平坦化表面，避免后续对所述第一区域100A的介质层190刻蚀时造成刻蚀不均的问题，并且也可以避免后续在第一区域100A形成的器件的底部短路的问题，从而提高半导体器件的性能。

所述第一区域100A的所述基底100上形成有埋入式栅极110，所述埋入式栅极110的表面低于所述基底100的表面，在所述埋入式栅极110以及所述第一区域100A的所述基底100上还形成有绝缘层120。具体的，在所述基底100内形成有凹槽，所述埋入式栅极110形成于所述凹槽内，且部分填充凹槽，在所述凹槽内的所述埋入式栅极110的顶部以及所述基底100上形成有绝缘层120。所述埋入式栅极110包含埋入式栅极介质层112与埋入式栅极金属层111，所述埋入式栅极介质层112填充所述凹槽的底部及侧壁，所述埋入式栅极金属层111填充于所述凹槽内。

所述虚拟栅极图形200与功能栅极图形300均还包括：位于所述基底100与所述栅极多晶硅层130之间的栅极氧化层140，且所述虚拟栅极图形200内的所述栅极氧化层130在所述基底100上的投影与所述栅极金属层170在所述基底100上的投影重合。所述虚拟栅极图形200与功能栅极图形300均还包括：位于所述栅极多晶硅层130与所述栅极金属层170之间的金属粘附层160，且所述虚拟栅极图形200内的所述金属粘附层160在所述基底100上的投影与所述栅极金属层170在所述基底100上的投影重合。

本申请实施例中，所述虚拟栅极图形200包含位于所述基底100上的栅极氧化层140，一部分所述栅极氧化层140位于所述第一边界S1与所述第二边界S2之间，位于部分所述栅极氧化层140上的栅极多晶硅层130，所述栅极多晶硅层130位于所述第二边界S2远离所述第一边界S1的一侧，位于所述栅极氧化层140与所述栅极多晶硅层130上的金属粘附层160、栅极金属层170以及栅极保护层180。所述栅极保护层180、栅极金属层170、金属粘附层160以及栅极氧化层140在所述基底上的投影相重合。

所述虚拟栅极图形200在所述第一边界S1与所述第二边界S2之间的宽度占总的所述虚拟栅极图形200宽度的2％～60％。与图1所示的半导体器件相比，所述虚拟栅极图形200更加靠近所述第一区域100A，从而节省了第二区域100B的面积，增加了集成电路密集度，提高了半导体器件的面积利用率。

所述栅极金属层170的材质包括钨、铝或掺杂多晶硅，所述金属粘附层160的材质包括硅化钴、硅化钛或氮化钛，所述栅极保护层180的材质包含二氧化硅、氮化硅或氮碳化硅，所述介质层190的材质包含二氧化硅或氮化硅。

综上所述，本实用新型提供的半导体器件中，一部分所述虚拟栅极图形位于所述第一边界与所述第二边界之间，与现有技术中位于所述第二边界远离所述第一边界一侧的虚拟栅极图形相比，所述虚拟栅极图形更加靠近所述第一区域，从而节省了第二区域的面积，增加了集成电路密集度，提高了半导体器件的面积利用率。

进一步的，所述虚拟栅极图形的栅极多晶硅层具有第二边界，所述虚拟栅极图形的栅极金属层和栅极保护层覆盖栅极多晶硅层并延伸至所述第二边界与所述第一边界之间，以使所述虚拟栅极图形的高度从所述第二边界至所述第一边界逐渐降低，使得所述虚拟栅极图形至所述第一区域的所述介质层与所述第一区域内的所述介质层的高度接近，即所述介质层具有平坦化表面，避免后续对所述第一区域的介质层刻蚀时造成刻蚀不均的问题，并且也可以避免后续在第一区域形成的器件的底部短路的问题，从而提高半导体器件的性能。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。