肖特基势垒二极管的制作方法

本实用新型涉及半导体器件技术领域，尤其涉及一种肖特基势垒二极管。

背景技术：

肖特基势垒二极管具有开关速度快、场强高和热学特性好等优点，在功率整流器市场有很好的发展前景。传统结构的肖特基势垒二极管漏电很大，目前已有很多研究提出解决方案，例如，采用肖特基结终端等，可以减小反向漏电。但是，采用CMOS兼容工艺很难制备出低漏电的肖特基势垒二极管。因此，需要提出一种可以优化器件结构、能够与CMOS工艺线兼容、和/或能够减小反向漏电的肖特基势垒二极管。

技术实现要素：

为解决上述问题，本实用新型提供一种肖特基势垒二极管，可以优化器件结构、能够与CMOS工艺线兼容、和/或能够减小反向漏电。

具体地，本实用新型实施例提供的一种肖特基势垒二极管，包括：半导体基板；钝化层，设置在所述半导体基板上；介质层，设置在所述钝化层上、且延伸至第一阳极部接触孔和第二阳极部接触孔内以覆盖所述第一阳极部接触孔的底部和所述第二阳极部接触孔的底部，其中，所述第一阳极部接触孔和所述第二阳极部接触孔贯穿所述钝化层、且伸入所述半导体基板内部；阳极，设置在所述介质层上、且包括第一阳极部、第二阳极部和第三阳极部，其中，所述第一阳极部、所述第二阳极部和所述第三阳极部分别填充相互间隔设置的所述第一阳极部接触孔、所述第二阳极部接触孔和第三阳极部接触孔、且伸入所述半导体基板内部，所述第三阳极部接触孔贯穿所述介质层和所述钝化层、且伸入所述半导体基板内部，所述第三阳极部接触孔位于所述第一阳极部接触孔和所述第二阳极部接触孔之间；以及第一阴极和第二阴极，设置在所述介质层上、且填充第一阴极接触孔和第二阴极接触孔，其中，所述第一阴极和所述第二阴极位于所述阳极的相对两侧，所述第一阴极接触孔和所述第二阴极接触孔贯穿所述介质层和所述钝化层；其中，所述第一阳极部、所述第二阳极部和所述第三阳极部在所述介质层上方连接在一起。

在本实用新型其中一个实施例中，所述半导体基板包括由下至上依次设置的硅衬底、氮化镓缓冲层和氮化铝镓势垒层。

在本实用新型其中一个实施例中，所述第一阳极部、所述第二阳极部和所述第三阳极部伸入所述氮化铝镓势垒层但不贯穿所述氮化铝镓势垒层。

在本实用新型其中一个实施例中，所述第一阴极和所述第二阴极由欧姆接触金属层组成，所述阳极由从下至上依次设置的阳极金属层和所述欧姆接触金属层组成，所述欧姆接触金属层包括从下至上依次设置的第一钛金属层、铝金属层、第二钛金属层和第一氮化钛层。

在本实用新型其中一个实施例中，所述第一阳极部接触孔的底部、所述第二阳极部接触孔的底部和所述第三阳极部接触孔的底部距离所述氮化铝镓势垒层底部的距离相等。

另一方面，本实用新型实施例提供的一种肖特基势垒二极管，包括：半导体基板，包括由下至上依次设置的半导体衬底、缓冲层和势垒层；隔离层，设置在所述半导体基板上、且延伸至第一阳极部接触孔和第二阳极部接触孔内以覆盖所述第一阳极部接触孔的底部和所述第二阳极部接触孔的底部，其中，所述第一阳极部接触孔和所述第二阳极部接触孔伸入所述势垒层；以及阳极，设置在所述隔离层上、且包括第一阳极部、第二阳极部和第三阳极部，其中，所述第一阳极部、所述第二阳极部和所述第三阳极部分别填充相互间隔设置的所述第一阳极部接触孔、所述第二阳极部接触孔和第三阳极部接触孔、且伸入所述势垒层内部，所述第三阳极部接触孔贯穿所述隔离层、且伸入所述势垒层，所述第三阳极部接触孔位于所述第一阳极部接触孔和所述第二阳极部接触孔之间；阴极，设置在所述隔离层上、且填充阴极接触孔，其中所述阴极接触孔贯穿所述隔离层；其中，所述第一阳极部、所述第二阳极部和所述第三阳极部在所述隔离层上方连接在一起。

在本实用新型其中一个实施例中，所述阴极由欧姆接触金属层组成，所述第一阳极部、所述第二阳极部和所述第三阳极部中每一者由从下至上依次设置的阳极金属层和所述欧姆接触金属层组成，所述欧姆接触金属层包括从下至上依次设置的第一钛金属层、铝金属层、第二钛金属层和第一氮化钛层，所述阳极金属层为氮化钛层。

在本实用新型其中一个实施例中，所述第一阳极部、所述第二阳极部和所述第三阳极部为一体成型结构。

在本实用新型其中一个实施例中，所述阴极为第一多金属层结构，所述第一阳极部、所述第二阳极部和所述第三阳极部中每一者为第二多金属层结构，且所述第一多金属层结构的金属层堆叠数量小于所述第二多金属层结构的金属层堆叠数量。

在本实用新型其中一个实施例中，所述第一阳极部接触孔的底部、所述第二阳极部接触孔的底部和所述第三阳极部接触孔的底部距离所述势垒层底部的距离相等。

本实用新型实施例能够实现如下的有益效果：本实用新型实施例提供的肖特基势垒二极管可以优化器件结构、能够与CMOS工艺线兼容、和/或能够减小反向漏电。

附图说明

图1为本实用新型一个实施例中肖特基势垒二极管的有源区域的局部剖面结构示意图。

图2A为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤1所得到的器件有源区域的局部剖面结构示意图。

图2B为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤2所得到的器件有源区域的局部剖面结构示意图。

图2C为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤3所得到的器件有源区域的局部剖面结构示意图。

图2D为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤4所得到的器件有源区域的局部剖面结构示意图。

图2E为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤5所得到的器件有源区域的局部剖面结构示意图。

图2F为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤6所得到的器件有源区域的局部剖面结构示意图。

图2G为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤7所得到的器件有源区域的局部剖面结构示意图。

图2H为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤8所得到的器件有源区域的局部剖面结构示意图。

图2I为本实用新型另一实施例中肖特基势垒二极管的制作方法的步骤9所得到的器件有源区域的局部剖面结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1所示，本实用新型的一个实施例提供的一种肖特基势垒二极管100的有源区域的局部结构剖面示意图，肖特基势垒二极管100主要包括：半导体基板110、钝化层120、介质层130、阳极140、第一阴极150a和第二阴极150b。

其中，钝化层120例如设置在半导体基板110上。

介质层130例如设置在钝化层120上。介质层130例如延伸至第一阳极部接触孔PH1和第二阳极部接触孔PH2内，以覆盖第一阳极部接触孔PH1的底部和第二阳极部接触孔PH2的底部。其中，第一阳极部接触孔PH1和第二阳极部接触孔PH2例如均贯穿钝化层120、且伸入半导体基板110内部。

阳极140例如设置在介质层130上、且例如包括第一阳极部140a、第二阳极部140b和第三阳极部140c，其中，第一阳极部140a、第二阳极部140b和第三阳极部140c分别填充相互间隔设置的第一阳极部接触孔PH1、第二阳极部接触孔PH2和第三阳极部接触孔PH3、且伸入半导体基板110内部，第三阳极部接触孔PH3贯穿介质层130和钝化层120、且伸入半导体基板110内部，第三阳极部接触孔PH3位于第一阳极部接触孔PH1和第二阳极部接触孔PH2之间。

第一阴极150a和第二阴极150b，例如设置在介质层130上、且填充第一阴极接触孔NH1和第二阴极接触孔NH2，其中，第一阴极150a和第二阴极150b例如位于阳极140的相对两侧，第一阴极接触孔NH1和第二阴极接触孔NH2例如均贯穿介质层130和钝化层120。

更具体地，第一阳极部140a、第二阳极部140b和第三阳极部140c例如在介质层130上方连接在一起，第一阳极部140a、第二阳极部140b和第三阳极部140c例如为一体成型结构，第三阳极部140c与半导体基板110例如形成肖特基接触。

半导体基板110例如包括由下至上依次设置的半导体衬底111例如硅衬底、缓冲层113例如氮化镓缓冲层和势垒层115例如氮化铝镓势垒层。

第一阳极部140a、第二阳极部140b和第三阳极部140c例如均伸入势垒层115但不贯穿势垒层115、且第三阳极部140c与势垒层115形成肖特基接触。

缓冲层113和势垒层115之间例如可形成有二维电子气沟道117。

第一阴极150a和第二阴极150b例如由欧姆接触金属层组成，阳极140也即第一阳极部140a、第二阳极部140b和第三阳极部140c中的每一者例如由从下至上依次设置的阳极金属层和所述欧姆接触金属层组成，所述欧姆接触金属层例如包括从下至上依次设置的第一钛金属层、铝金属层、第二钛金属层和第一氮化钛层。所述阳极金属层的材质例如为氮化钛，也即阳极金属层为氮化钛层。钝化层120和/或介质层130的材质例如为氮化硅、氧化硅或氧化铪。如此一来，第一阴极150a和第二阴极150b的每一个都可以视为一个包含四层金属层的多金属层结构，阳极140可以视为一个包含五层金属层的多金属层结构。可选地，钝化层120例如和介质层130的材质相同，例如均为氮化硅，此时也可以将两者统称为隔离层。

第一阳极部接触孔PH1的底部、第二阳极部接触孔PH2的底部和第三阳极部接触孔PH3的底部距离势垒层115底部的距离例如相等且均为H。

另外，本实用新型另一实施例提供上述肖特基势垒二极管100的制作方法。如图2A至2I所示，为肖特基势垒二极管100的制作方法的各个步骤中所得到的器件有源区域的局部结构剖面示意图。

具体地，肖特基势垒二极管100的制作方法例如主要包括：

步骤1：如图2A所示，在半导体基板110上形成钝化层，其中，半导体基板110包括从下至上依次设置的半导体衬底111、缓冲层113和势垒层115。

步骤2：如图2B所示，蚀刻钝化层120和势垒层130，以形成第一阳极部接触孔PH1和第二阳极部接触孔PH2，其中，第一阳极部接触孔PH1和第二阳极部接触孔PH2贯穿钝化层120、并伸入势垒层115。

步骤3：如图2C所示，在钝化层120上形成介质层130、并使介质层130延伸至第一阳极部接触孔PH1和第二阳极部接触孔PH2内以覆盖第一阳极部接触孔PH1的底部和第二阳极部接触孔PH2的底部

步骤4：如图2D所示，蚀刻介质层130、钝化层120和势垒层115，以形成第三阳极部接触孔PH3，其中，第三阳极部接触孔PH3位于第一阳极部接触孔PH1和第二阳极部接触孔PH2之间。

步骤5：如图2E所示，在介质层130上形成阳极金属层160、并使阳极金属层160延伸至第一阳极部接触孔PH1、第二阳极部接触孔PH2和第三阳极部接触孔PH3内以覆盖第一阳极部接触孔PH1的底部的介质层130、第二阳极部接触孔PH2的底部的介质层130和第三阳极部接触孔PH3的底部。

步骤6：如图2F所示，蚀刻阳极金属层160，以去除位于阳极区域PZ以外的阳极金属层160，其中，第一阳极部接触孔PH1、第二阳极部接触孔PH2和第三阳极部接触孔PH3位于阳极区域PZ。

步骤7：如图2G所示，蚀刻钝化层120和介质层130，以形成第一阴极接触孔NH1和第二阴极接触孔NH2，其中，第一阴极接触孔NH1和第二阴极接触孔NH2贯穿钝化层120和介质层130。

步骤8：如图2H所示，在阳极金属层160和介质层130上形成欧姆接触金属层170、并使欧姆接触金属层170填充至第一阳极部接触孔PH1、第二阳极部接触孔PH2、第三阳极部接触孔PH3、第一阴极接触孔NH1和第二阴极接触孔NH2。

步骤9：如图2I所示，蚀刻欧姆接触金属层170，以去除位于阳极区域PZ、第一阴极区域NZ1和第二阴极区域NZ2以外的欧姆接触金属层170，从而形成对应第一阳极部接触孔PH1、第二阳极部接触孔PH2和第三阳极部接触孔PH3的阳极140(包括位于阳极区域PZ的欧姆接触金属层170和阳极金属层160)、以及对应第一阴极接触孔NH1的第一阴极150a(包括位于第一阴极区域NZ1的欧姆接触金属层170)和对应第二阴极接触孔NH2的第二阴极150b(包括位于第二阴极区域NZ2的欧姆接触金属层170)，其中，第一阴极接触孔NH1和第二阴极接触孔NH2分别位于第一阴极区域NZ1和第二阴极区域NZ2，从而制得肖特基势垒二极管100。最终形成的肖特基势垒二极管100的阳极140例如包括一个伸入势垒层115且与势垒层115接触连接的第三阳极部140c、以及伸入势垒层115与势垒层115通过介质层130连接的第一阳极部140a和第二阳极部140b，形成多沟槽结构的阳极140，由此扩大了阳极140的面积，减小了反向漏电。

当然，在此值得一提的是，本实用新型实施例的肖特基势垒二极管100的阳极140例如还可以包括其他数目的阳极部例如五个阳极部或七个阳极部等，而不仅限于本实用新型实施例的三个阳极部也即第一阳极部140a、第二阳极部140b和第三阳极部140c，同时可选地，多个阳极部中的其中一个阳极部例如位于多个阳极部的中间位置的阳极部伸入势垒层115与势垒层115接触连接以形成肖特基接触，其余阳极部则通过介质层130与势垒层115连接，从而形成多沟槽结构的阳极140。

经过上述过程，可完成肖特基势垒二极管100的制作。然不限于此，在其他实施例中，亦可变更或增加其他步骤，以完成肖特基势垒二极管100。

例如，前述肖特基势垒二极管100的制作方法还可包括步骤：在半导体衬底111上依次外延生长缓冲层113和势垒层115，以得到半导体基板110。

综上所述，本实用新型实施例通过设计一种具有多沟槽结构的阳极140的肖特基势垒二极管100，可以优化器件结构、能够与CMOS工艺线兼容、和/或能够减小反向漏电。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。