碳化硅半导体装置的制作方法

本申请基于2017年1月27日申请的日本专利申请第2017－13182号，这里通过参照而引入其记载内容。

本发明涉及将纵型的mosfet分为主单元和感测单元、用感测单元检测流过主单元的电流的碳化硅(以下称作sic)半导体装置。

背景技术：

以往，在专利文献1中，公开了将半导体元件分为主单元和感测单元、用感测单元检测流过主单元的电流的sic半导体装置。该sic半导体装置中，在主单元与感测单元之间形成元件分离层从而可靠地进行它们之间的元件分离，并且缓和在元件分离层的下方的电场集中，并且成为主单元和感测单元不导通的构造。

具体而言，为了将形成主单元的主单元区域和形成感测单元的感测单元区域之间电分离而具备元件分离层，在元件分离层的底部具备电场缓和层以缓和电场集中。进而，将电场缓和层在元件分离层之间分离为主单元区域侧和感测单元区域侧。关于元件分离层，例如通过在沟槽内埋入绝缘膜而形成。

现有技术文献

专利文献

专利文献1:日本特开2014－150126号公报

发明概要

但是，在专利文献1所示的元件分离构造中，与元件分离层同样地，将电场缓和区域以沿着感测单元区域将感测单元包围的方式形成在大范围中，并且沿着主单元区域的形状而形成在大范围中。因此，在通过埋入外延生长形成电场缓和层的情况下，即，在电场缓和层的计划形成位置形成沟槽、并以将该沟槽内埋入的方式外延生长的情况下，由于埋入范围较大从而发生埋入不良。具体而言，虽然能够在沟槽内以某种程度的膜厚形成电场缓和层，但是无法形成为将沟槽埋入的程度。结果，发生电场缓和不良，导致耐压下降。

此外，在专利文献1所示的元件分离构造中，在通过离子注入形成电场缓和区域的情况下，也由于电场缓和区域呈带状地形成在大范围中，所以离子注入区域为高面积。离子注入区域为高面积意味着离子剂量变多，晶体损伤变大。该损伤成为漏电流发生要因，所以如果通过离子注入形成电场缓和区域，则优选能够使离子注入区域的面积更小。

技术实现要素：

本发明的目的在于，提供能够抑制电场缓和不良及耐压下降、并且能够抑制成为漏电流发生要因的元件损伤的构造的sic半导体装置。

本发明的1个观点的sic半导体装置，在主单元区域以及感测单元区域分别具备mosfet，具有元件分离层和第2导电型的电场缓和层，元件分离层形成在主单元区域与感测单元区域之间，分离为主单元区域侧与感测单元区域侧，并且将感测单元区域包围，第2导电型的电场缓和层在主单元区域与感测单元区域之间形成到比元件分离层深的位置。除了上述mosfet所具备的深层外，电场缓和层构成为以一个方向为长度方向的直线状，并且通过以规定的间隔排列配置多根而成为条状。进而，电场缓和层至少包括从主单元区域侧向感测单元区域侧突出的第1部分和从感测单元区域侧向上述主单元区域侧突出的第2部分。此外，元件分离层比基体区域形成得深，从半导体基板的表面的法线方向来看，元件分离层中的除了与第1部分及第2部分重合的区域以外的非重合区域具有将感测单元区域连续地环绕一周的环状构造。并且，从法线方向来看，第1部分与第2部分之间的最短距离被设定为，当无偏置时从第1部分和第2部分延伸的耗尽层长度以上并且规定的间隔以下。

根据这样的结构，能够抑制电场向相邻的电场缓和层之间进入，在第1部分与第2部分之间也能够抑制电场的进入。因此，即使以直线状构成电场缓和层也能够得到所希望的耐压。

并且，由于以直线状构成电场缓和层，所以在通过埋入外延生长形成电场缓和层的情况下，电场缓和层的形成范围不大，从而不发生埋入不良，能够正确地形成电场缓和层。此外，在通过离子注入形成电场缓和层的情况下，电场缓和层的形成范围不大，所以能够使离子注入区域的面积较小。因而，能够抑制离子注入带来的晶体损伤，还能够抑制漏电流。

附图说明

图1是第1实施方式的sic半导体装置的单元部的一部分的表面布局图。

图2是图1中的虚线所包围的范围r的放大图。

图3是图2中的iii－iii截面图。

图4是图2中的iv－iv截面图。

图5是图2中的v－v截面图。

图6a是表示图1所示的sic半导体装置的制造工序的截面图。

图6b是表示接续于图6a的sic半导体装置的制造工序的截面图。

图6c是表示接续于图6b的sic半导体装置的制造工序的截面图。

图6d是表示接续于图6c的sic半导体装置的制造工序的截面图。

图6e是表示接续于图6d的sic半导体装置的制造工序的截面图。

图6f是表示接续于图6e的sic半导体装置的制造工序的截面图。

图7是第2实施方式的sic半导体装置的单元部的一部分的表面布局图。

图8是第3实施方式的sic半导体装置的单元部的一部分的表面布局图。

图9是第4实施方式的sic半导体装置的单元部的一部分的表面布局图。

图10是第5实施方式的sic半导体装置的单元部的一部分的表面布局图。

具体实施方式

以下，基于附图说明本发明的实施方式。另外，以下的各实施方式中，对于相同或等同的部分附加同一附图标记进行说明。

(第1实施方式)

对第1实施方式进行说明。这里，作为半导体元件，以具备反转型的沟槽栅构造的mosfet的sic半导体装置为例进行说明。

如图1以及图2所示，本实施方式的sic半导体装置，作为单元部，被做成具有主单元区域rm以及感测单元区域rs的结构。在这些主单元区域rm以及感测单元区域rs，具备相同构造的反转型的沟槽栅构造的mosfet。并且，主单元区域rm以及感测单元区域rs之间被后述的元件分离层14进行元件分离从而被电分离。另外，图1是仅将sic半导体装置中的主单元区域rm以及感测单元区域rs的一部分放大了的图，图2是将图1中虚线所示的范围r放大了的图。实际上，通过具备具有主单元区域rm以及感测单元区域rs的单元部、和形成有将单元部包围的保护环部等外周耐压构造的外周部，构成了sic半导体装置。

如图3～图5所示，利用在由sic构成的构成高浓度杂质层的n⁺型基板1的表面侧外延生长了比n⁺型基板1低杂质浓度的由sic构成的n^－型漂移层2的半导体基板，形成了sic半导体装置。即，使用了背面侧为由n⁺型基板1实现的高浓度杂质层、表面侧为比其杂质浓度低的被作为n^－型漂移层2的半导体基板。n⁺型基板1例如n型杂质浓度被设为1.0×10¹⁹/cm³，表面被设为(0001)si面。n^－型漂移层2例如n型杂质浓度被设为0.5～2.0×10¹⁶/cm³。

在n^－型漂移层2的上层部，依次形成了由p型sic构成的p型基体(base)区域3和由n型sic构成的n⁺型源极区域4。进而，以将n⁺型源极区域4以及p型基体区域3贯通的方式形成了沟槽5a，以埋入到该沟槽5a内的方式形成了p型深层5。

另外，沟槽5a例如被设为宽度为1μm以下、纵横比为2以上的深度。沟槽5a的延伸方向即p型深层5的延伸方向是任意的。但是，如果使沟槽5a在＜11－20＞方向上延伸、使沟槽5a中的构成长边的对置的两壁面为相同的(1－100)面，则埋入外延时的生长在两壁面处相等。因此，能够得到均匀的膜质并且还能得到埋入不良的抑制效果。

p型基体区域3中，在形成沟道区域的部分，p型杂质浓度例如被设为2.0×10¹⁷/cm³左右，厚度以300nm构成。n⁺型源极区域4比n^－型漂移层2杂质浓度高，表层部的n型杂质浓度例如为2.5×10¹⁸～1.0×10¹⁹/cm³，厚度以0.5μm左右构成。n⁺型源极区域4配置在后述的沟槽栅构造的两侧。此外，p型深层5设置在将n⁺型源极区域4夹着而与沟槽栅构造相反的一侧，呈直线状，排列有多根而成为条状。与p型基体区域3相比，p型深层5的杂质浓度设定得较高，例如硼或铝等p型杂质浓度例如为1.0×10¹⁷～1.0×10¹⁹/cm³，宽度为0.7μm，深度为2.0μm左右。

此外，以将p型基体区域3以及n⁺型源极区域4贯通并到达n^－型漂移层2的方式，形成有以纸面垂直方向为长度方向的沟槽6。沟槽6例如宽度为0.8μm，深度为1.0μm。以与该沟槽6的侧面相接的方式配置有上述p型基体区域3以及n⁺型源极区域4。

进而，以p型基体区域3中的位于n⁺型源极区域4与n^－型漂移层2之间的部分的表层部作为沟道区域，在包含该沟道区域的沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂的多晶硅构成的栅极电极8，通过这些栅极绝缘膜7以及栅极电极8，将沟槽6内全部填埋。

这样，构成了沟槽栅构造。该沟槽栅构造以图3的纸面垂直方向、换言之图4的左右方向为长度方向而延伸，多个沟槽栅构造在图3中的左右方向上排列而呈条状。此外，上述的n⁺型源极区域4以及p型深层5也沿沟槽栅构造的长度方向延伸。

此外，在n⁺型源极区域4以及p型深层5的表面及栅极电极8的表面，隔着层间绝缘膜9而形成有主源极电极10及感测源极电极11。主源极电极10及感测源极电极11由多个金属例如ni/al等构成。并且，多个金属中的至少与n型sic、具体而言是n⁺型源极区域4或n型掺杂的情况下的栅极电极8相接触的部分由能够与n型sic欧姆接触的金属构成。此外，多个金属中的至少与p型sic、具体而言是p型深层5相接触的部分由能够与p型sic欧姆接触的金属构成。

另外，这些主源极电极10及感测源极电极11通过被形成在层间绝缘膜9上而电绝缘。并且，经由形成于层间绝缘膜9的接触孔，主源极电极10及感测源极电极11与主单元区域rm及感测单元区域rs各自的n⁺型源极区域4以及p型深层5电接触。

另一方面，在n⁺型基板1的背面侧形成有与n⁺型基板1电连接的漏极电极12。通过这样的构造，构成了n沟道型的反转型沟槽栅构造的mosfet，在主单元区域rm和感测单元区域rs的两方形成了相同构造的mosfet。并且，设置于主单元区域rm和感测单元区域rs的反转型的mosfet的单元面积换言之单元数成为规定比率。

此外，在主单元区域rm与感测单元区域rs之间，从p型基体区域3的表面到比p型基体区域3深的位置形成有元件分离层14。该元件分离层14将主单元区域rm与感测单元区域rs之间进行元件分离即电分离，例如与沟槽栅构造同样地，是在氧化膜等绝缘膜14a之上层叠有多晶硅层14b的构造。

元件分离层14被做成在主单元区域rm与感测单元区域rs之间形成为带状的框体形状，在本实施方式中，构成为如图1所示那样将感测单元区域rs包围的四边形，更详细而言是长方形状的框体形状。被做成四边形的元件分离层14的相对的二边14c、14d成为沿着沟槽栅构造的长度方向的边，其余二边14e、14f成为与沟槽栅构造的长度方向正交的边。

进而，在主单元区域rm中的感测单元区域rs的附近及感测单元区域rs中的主单元区域rm的附近，设有没有形成mosfet的单元的部分。在该区域，形成有由至少比p型基体区域3更向下方延伸的p型层构成的相当于第1电场缓和层的电场缓和层15。本实施方式的情况下，电场缓和层15成为与p型深层5相同的结构，即通过在沟槽15a内使p型层进行埋入外延生长而构成，呈直线状，排列有多根而成为条状。

具体而言，p型深层5对置于沟槽6中的与长度方向平行的侧面而配置。电场缓和层15中的一部分以与p型深层5相连结的方式形成。即，电场缓和层15中的一部分由将p型深层5在图2的纸面左右方向上延长、做成比沟槽栅构造突出的构造的部分构成。该电场缓和层15中的一部分超越主单元区域rm及感测单元区域rs，一直形成到元件分离层14的边14e、14f的底部。该电场缓和层15之中，从主单元区域rm侧向感测单元区域rs侧突出地设置的部分相当于第1部分，从感测单元区域rs侧向主单元区域rm侧突出地设置的部分相当于第2部分。

从主单元区域rm侧突出的相当于第1部分的电场缓和层15和从感测单元区域rs侧突出的相当于第2部分的电场缓和层15都一直形成到达到元件分离层14的边14e、14f的底部的位置。但是，两者在相互离开的位置终止。因此，主单元区域rm侧的电场缓和层15和感测单元区域rs侧的电场缓和层15电分离，经由电场缓和层15，主单元区域rm和感测单元区域rs不导通。

此外，电场缓和层15中的其余部分被设定为将p型深层5以及上述的电场缓和层15中的一部分相加的长度，配置在主单元区域rm与感测单元区域rs之间。本实施方式的情况下，电场缓和层15中的其余部分与主单元区域rm及感测单元区域rs的p型深层5等间隔地配置。

另外，电场缓和层15的深度以及杂质浓度是任意的，但为了缓和电场集中，以某种程度较深及高杂质浓度是优选的，本实施方式中，成为与p型深层5相同的深度且相同的杂质浓度。

进而，本实施方式的情况下，从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15在一直线上排列，前端彼此相对地对置配置。并且，如图2所示，在前端彼此之间设有间隔wp。该间隔wp被设定为相邻的p型深层5以及电场缓和层15彼此的间隔wd以下，这里，比间隔wd小。进而，间隔wd被设定为在无偏置(bias)时从电场缓和层15延伸的耗尽层长度以上。即，从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间的最短距离被设定为无偏置时从电场缓和层15延伸的耗尽层长度以上。由此，能够确保主单元区域rm与感测单元区域rs之间的绝缘性并且抑制截止时电场的进入。

此外，本实施方式的情况下，元件分离层14的宽度与边14c、14d和边14e、14f都大于相邻的p型深层5以及电场缓和层15彼此的间隔wd。因此，在边14c、14d的底部，至少1条配置有电场缓和层15，图2中，电场缓和层15成为配置有2条的状态。

这样，由于在元件分离层14的底部配置有电场缓和层15，所以能够通过电场缓和层15缓和在元件分离层14的底部的电场集中，能够得到充分的耐压构造。此外，在主单元区域rm和感测单元区域rs以及形成有元件分离层14的区域，等间隔地配置p型深层5及由电场缓和层15实现的p型层。因此，单元部的整个区域，能够抑制mosfet截止时的高电场的上升、即电场向p型深层5及电场缓和层15之间的进入，能够得到所希望的耐压。

更详细而言，元件分离层14，从半导体基板的表面的法线方向来看，具有将与电场缓和层15中的从主单元区域rm侧突出的部分和从感测单元区域rs侧突出的部分重合的区域除外的非重合区域。并且，以使该非重合区域成为将感测单元区域rs连续地围绕1周的环状构造的方式，将电场缓和层15进行了布局。进而，从半导体基板的表面的法线方向来看，电场缓和层15中的从主单元区域rm侧突出的部分和从感测单元区域rs侧突出的部分之间的最短距离被设定为，无偏置时从电场缓和层15延伸的耗尽层长度以上并且间隔wd以下。由此，能够得到上述效果。

此外，在元件分离层14之上，隔着场氧化膜16形成有层间绝缘膜9。并且，例如在元件分离层14的上方，主源极电极10和感测源极电极11相分离，能够分别不同地进行与外部的连接。

另外，虽未图示，在主单元区域rm中的感测单元区域rs的附近及感测单元区域rs中的主单元区域rm的附近，在层间绝缘膜9中形成有接触孔。经由该接触孔，电场缓和层15与主源极电极10或感测源极电极11连接。由此，电场缓和层15与p型深层5同样地被固定为各源极电位。

如以上那样，构成了在主单元区域rm以及感测单元区域rs具备相同构造的反转型沟槽栅构造的mosfet的sic半导体装置。这样的sic半导体装置中具备的反转型沟槽栅构造的mosfet，当对栅极电极8施加栅极电压，则在p型基体区域3中的与沟槽6相接的表面形成沟道。由此，从主源极电极10及感测源极电极11注入的电子从n⁺型源极区域4经由沟道而流动，进行在主源极电极10以及感测源极电极11与漏极电极12之间流过电流的动作。

并且，在主单元区域rm和感测单元区域rs分别形成这样的反转型mosfet，将在主单元区域rm和感测单元区域rs中设置的mosfet的单元面积设定为规定比率。因此，能够在感测单元区域rs中流过使流过主单元区域rm的电流以规定比率减少了的电流。因而，通过将流过感测单元区域rs的电流向外部输出，能够感测流过主单元区域rm的电流。

在这样的结构的sic半导体装置中，如上述那样，以将主单元区域rm与感测单元区域rs之间电分离的方式具备元件分离层14，并且在元件分离层14的底部具备电场缓和层15以缓和电场集中。进而，电场缓和层15以直线状构成。

在这样使电场缓和层15为直线状的情况下，在相邻的电场缓和层15之间及从主单元区域rm侧突出的电场缓和层15与从感测单元区域rs侧突出的电场缓和层15之间，担心由电场的进入导致的耐压下降。但是，关于相邻的电场缓和层15，由于以与相邻的p型深层5的间隔wd相同的间隔形成，所以能够抑制电场的进入。此外，在从主单元区域rm侧突出的电场缓和层15与从感测单元区域rs侧突出的电场缓和层15之间，也使两者的间隔wp为相邻的p型深层5的间隔wd以下。因而，在它们之间也能够抑制电场的进入。由此，即使以直线状构成电场缓和层15也能够确保耐压。

由此，如后述那样，在通过埋入外延生长形成电场缓和层15的情况下，由于电场缓和层15的形成范围不大，能够不发生埋入不良地正确地形成电场缓和层15。因而，能够不发生电场缓和不足地抑制耐压下降，能够实现能够得到所希望的耐压的sic半导体装置。

此外，还能够通过离子注入形成电场缓和层15，该情况下，也由于电场缓和层15的形成范围不大，所以能够使离子注入区域的面积较小。因而，能够抑制因离子注入导致的晶体损伤，还能够抑制漏电流。

进而，将从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间的最短距离设定为无偏置时从电场缓和层15延伸的耗尽层长度以上。因此，能够确保主单元区域rm与感测单元区域rs之间的绝缘性，并且还能够抑制截止时电场的进入，能够得到所希望的耐压。

接着，关于本实施方式的sic半导体装置的制造方法，参照图6a～图6f来说明。但是，关于本实施方式的sic半导体装置的制造方法中的元件分离层14的形成工序以外的工序，除了与p型深层5同时地形成电场缓和层15以外与以往相同。因此，以电场缓和层15的形成及元件分离层14的形成工序为主进行说明，对其他部分省略说明。另外，图6a～图6f表示图5即图2的v－v部的截面。

〔图6a所示的工序〕

首先，准备n⁺型基板1，在该n⁺型基板1的表面使由sic构成的n^－型漂移层2外延生长。或者，准备在n⁺型基板1的表面预先使由sic构成的n^－型漂移层2外延生长而得到的所谓外延基板。这样，准备背面侧为由n⁺型基板1构成的高浓度杂质层、表面侧为由与高浓度杂质层相比为低杂质浓度的n^－型漂移层2构成的半导体基板。

进而，在n^－型漂移层2的表面，使p型杂质层外延生长，从而形成p型基体区域3。此外，在p型基体区域3之上，形成n⁺型源极区域4。

〔图6b所示的工序〕

在n⁺型源极区域4的表面形成了由抗蚀剂等构成的掩模20后，经光刻工序，在p型深层5以及电场缓和层15的计划形成区域使掩模20开口。并且，通过利用掩模20进行蚀刻，形成沟槽15a，并且形成图中未图示的沟槽5a。

〔图6c所示的工序〕

在去除了掩模20后，使p型层进行埋入外延生长，通过将其回蚀而留在沟槽5a以及沟槽15a内。由此，形成电场缓和层15，并且虽然图中未示出但形成p型深层5。

〔图6d所示的工序〕

在n⁺型源极区域4、p型深层5以及电场缓和层15的表面将未图示的蚀刻掩模成膜后，在元件分离层14的计划形成区域使蚀刻掩模开口。此外，虽未图示，但与此同时地在主单元区域rm及感测单元区域rs内在沟槽6的计划形成区域也使蚀刻掩模开口。并且，在进行了利用蚀刻掩模的各向异性蚀刻后，根据需要进行各项同性蚀刻、牺牲氧化工序，从而与形成沟槽6同时地还在元件分离层14的计划形成位置形成沟槽21。之后，将蚀刻掩模除去。这样将沟槽21与沟槽6一起形成，所以能够使它们为相同深度，能够使在沟槽6内形成的沟槽栅构造以及在沟槽21内形成的元件分离层14的深度相同。并且，能够将它们用相同工序形成，所以能够减小特性偏差并且还能够实现由制造工序的简化带来的制造成本减少。

〔图6e所示的工序〕

将栅极绝缘膜7的形成工序和元件分离层14的形成工序同时进行。具体而言，在进行了利用湿气氛的热解(pyrogenic)法的热氧化后，以埋入在沟槽6、21内的方式通过cvd法将氧化膜成膜。并且，配置未图示的掩模，并且通过光刻工序使掩模中的与沟槽6对应的部分开口。然后，利用掩模进行各向异性蚀刻，从而在沟槽6的内部将氧化膜局部地除去。由此，在沟槽6的侧面及底面以希望的膜厚留下氧化膜，构成栅极绝缘膜7。此时，形成在沟槽21内的氧化膜成为被掩模覆盖的状态，所以在将沟槽6内的氧化膜局部地除去后沟槽21内的氧化膜也残留，通过该氧化膜构成元件分离层14中的绝缘膜14a。

另外，关于此时形成的绝缘膜14a，使其残留得比栅极绝缘膜7厚。如后所述，由于利用形成栅极电极8时的多晶硅形成多晶硅层14b，所以存在它们成为相连的构造的情况。这样的情况下，如果向栅极电极8施加栅极电压，则在多晶硅层14b上也施加栅极电压，有可能寄生晶体管导通。但是，通过使绝缘膜14a比栅极绝缘膜7厚，能够提高阈值电压，能够抑制寄生晶体管的导通。因而，能够使绝缘膜14a在截止时的漏极电场下也不被绝缘击穿。

〔图6f所示的工序〕

在栅极绝缘膜7以及绝缘膜14a的表面成膜了多晶硅层后，通过进行回蚀工序等，在沟槽6内的栅极绝缘膜7的表面形成栅极电极8并在绝缘膜14a的表面形成多晶硅层14b。

关于之后的工序，与以往是同样的所以不进行图示，但进行如下那样的工序。具体而言，在将场氧化膜16以及层间绝缘膜9成膜后，将层间绝缘膜9构图而形成与n⁺型源极区域4、p型深层5相连的接触孔，并且在其他截面中形成与栅极电极8相连的接触孔。接着，以埋入到接触孔内的方式将电极材料成膜后，通过将其构图而形成源极电极10、栅极布线。此外，在n⁺型基板1的背面侧形成漏极电极12。由此，本实施方式的具有反转型的mosfet的sic半导体装置完成。

通过以上说明的制造方法，能够制造本实施方式的sic半导体装置。

通过这样的制造方法制造sic半导体装置时，需要使从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间位于元件分离层14的底部。在将p型深层5及电场缓和层15的长度方向设为＜11－20＞方向的情况下，由于在沟槽5a及沟槽15a内埋入p型层时形成的外延小平面(epifacet)面的影响，会发生同方向上的掩模偏移。因此，关于元件分离层14的宽度wd，设定为除了间隔wp以外还加上掩模偏移量的长度以上。

此外，本实施方式的情况下，使元件分离层14的宽度wd比相邻的p型深层5以及电场缓和层15彼此的间隔wd更大。关于元件分离层14中与p型深层5及电场缓和层15的长度方向正交的方向，不易发生由外延小平面的影响引起的掩模偏移。但是，通过将元件分离层14的宽度wd设定为上述值，即使假设发生了掩模偏移，电场缓和层15的至少1个也能够位于元件分离层14中的边14c、14d的底部。因而，关于元件分离层14中的边14c、14d，也能够可靠地得到由电场缓和层15带来的电场缓和效果。

(第2实施方式)

对第2实施方式进行说明。本实施方式相对于第1实施方式改变了元件分离层14的宽度，其他与第1实施方式是同样的，所以主要说明与第1实施方式不同的部分。

如图7所示，本实施方式中，使元件分离层14中的边14c、14d的宽度比边14e、14f的宽度窄，并且比相邻的p型深层5以及电场缓和层15的间隔wd也窄。另外，图7中，只表示了边14c和边14e，但关于边14d和边14f，也以使得成为这里说明的关系的方式设定了各宽度。

第1实施方式中，在元件分离层14中的边14c、14d的底部一定配置有电场缓和层15，而在这里，在相邻的电场缓和层15之间配置元件分离层14中的边14c、14d。

如上所述，在用于形成p型深层5以及电场缓和层15的p型层中形成的外延小平面对＜11－20＞方向带来掩模偏移的影响，但不怎么对该方向的正交方向带来影响。因此，关于元件分离层14的形成位置，关于＜11－20＞方向，虽然有可能从希望位置偏移，但是关于其正交方向，大致形成在希望位置。因而，如本实施方式那样，能够将元件分离层14中的边14c、14d形成在相邻的电场缓和层15之间。

可以这样使元件分离层14中的边14c、14d形成在相邻的电场缓和层15之间。另外，即使是这样的结构，关于相邻的电场缓和层15的间隔wd，使得与p型深层5的间隔相等，被设定为能够抑制电场的进入的程度，所以能够不使耐压下降。

(第3实施方式)

对第3实施方式进行说明。本实施方式相对于第1、第2实施方式改变了电场缓和构造，其他与第1、第2实施方式是同样的，所以主要说明与第1、第2实施方式不同的部分。另外，这里，作为相对于第1实施方式的构造的变更，对本实施方式的sic半导体装置进行说明，但关于第2实施方式也同样。

如图8所示，与第1实施方式同样地，电场缓和层15以从p型深层5延长的方式形成，并且在形成了元件分离层14的部分等间隔地排列而形成。进而，本实施方式中，还在相邻的电场缓和层15之间的与从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间对应的位置，形成有相当于第2电场缓和层的电场缓和层22。电场缓和层22形成在元件分离层14中的边14e、14f的底部，上表面形状为岛状，本实施方式的情况下设为长圆形状的岛状，被设为浮置状态。

这样，能够在p型层的间隔最空的部分、即从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间的周围的区域，形成电场缓和层22。由此，在该区域，能够使没有配置p型层的部分的间隔变窄，能够抑制向p型层之间的电场的上升。由此，能够实现sic半导体装置的进一步的耐压提高。

另外，即使在如本实施方式那样形成电场缓和层22的结构下，从半导体基板的表面的法线方向来看，元件分离层中的除了与第1部分及第2部分重合的区域以外的非重合区域也具有将感测单元区域连续地环绕一周的环状构造。此外，从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15被设定为在无偏置时从电场缓和层15延伸的耗尽层长度以上。同样，各电场缓和层15与电场缓和层22之间的最短距离也被设定为在无偏置时从电场缓和层15以及电场缓和层22延伸的耗尽层长度以上。由此，能够确保主单元区域rm与感测单元区域rs之间的绝缘性并且抑制截止时电场的进入。

(第4实施方式)

对第4实施方式进行说明。本实施方式相对于第1、第2实施方式改变了p型深层5以及电场缓和层15的结构，其他与第1、第2实施方式是同样的，所以主要说明与第1、第2实施方式不同的部分。另外，这里，作为相对于第1实施方式的构造的改变，说明本实施方式的sic半导体装置，但关于第2实施方式也同样。

如图9所示，与第1实施方式同样地，p型深层5以及电场缓和层15对于主单元区域rm和感测单元区域rs双方都呈直线状排列有多根而成为条状。进而，本实施方式中，主单元区域rm的p型深层5以及电场缓和层15和感测单元区域rs的p型深层5以及电场缓和层15在各自的长度方向的正交方向上错开，分别相互不同地配置。此外，主单元区域rm侧的电场缓和层15的前端向感测单元区域rs侧的电场缓和层15的前端进入，两前端的侧面彼此对置。

可以这样使p型深层5以及电场缓和层15在主单元区域rm和感测单元区域rs中在长度方向的正交方向上错开，并分别相互不同地配置。这样，与如第1实施方式那样使从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15对置的情况相比，能够使各个电场缓和层15之间的间隔变窄。由此，能够进一步抑制向电场缓和层15之间的电场的上升，能够实现sic半导体装置的进一步耐压提高。

另外，本实施方式的结构的情况下，从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间的最短距离也被设定为无偏置时从电场缓和层15延伸的耗尽层长度以上。由此，能够确保主单元区域rm与感测单元区域rs之间的绝缘性并且抑制截止时电场的进入。

(第5实施方式)

对第5实施方式进行说明。本实施方式相对于第1实施方式改变了元件分离层14的结构，其他与第1实施方式是同样的，所以主要说明与第1实施方式不同的部分。

如图10所示，本实施方式中，元件分离层14中的边14e、14f的宽度也与边14c、14d同样地窄。具体而言，使边14e、14f的宽度比从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15的间隔wp窄。并且，边14e、14f以在从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间通过的方式配置。

这样使边14e、14f较窄且配置在从主单元区域rm侧突出的电场缓和层15和从感测单元区域rs侧突出的电场缓和层15之间，也能够发挥元件分离效果，能够得到与第1实施方式同样的效果。

但是，如上所述，在用于形成p型深层5以及电场缓和层15的p型层中形成的外延小平面有可能对＜11－20＞方向带来掩模偏移的影响。因此，希望除了掩模偏移的影响外还调整元件分离层14的宽度。

另外，本实施方式的情况下，从半导体基板的表面的法线方向来看，元件分离层14不具有与电场缓和层15中的从主单元区域rm侧突出的部分和从感测单元区域rs侧突出的部分重合的区域。因此，元件分离层14的整个区域为非重合区域。

(其他实施方式)

本发明基于上述实施方式进行了记载，但不限于该实施方式，还包括各种各样的变形例及等同范围内的变形。此外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。

(1)上述各实施方式中，说明了通过埋入外延生长来形成p型深层5及电场缓和层15的情况，但也能够通过利用了掩模的离子注入来形成。该情况下，能够使离子注入区域的面积较小。因而，能够抑制由离子注入带来的晶体损伤，还能够抑制漏电流。

此外，在p型基体区域3之上将n⁺型源极区域4连续地外延生长而形成，但也可以在p型基体区域3的希望位置通过将n型杂质离子注入而形成n⁺型源极区域4。

(2)上述各实施方式中，以将n⁺型源极区域4以及p型基体区域3贯通的方式形成了p型深层5、电场缓和层15以及电场缓和层22，但也可以仅在p型基体区域3的下方形成p型深层5。

(3)上述各实施方式中，作为纵型的功率元件，以n沟道类型的反转型的沟槽栅构造的mosfet为例进行了说明。但是，上述各实施方式只不过示出了纵型的半导体元件的一例，如果是在半导体基板的表面侧设置的第1电极与在背面侧设置的第2电极之间流过电流的纵型的半导体元件，则也可以是其他构造或导电型。

例如，在上述第1实施方式等中，以第1导电型为n型且第2导电型为p型的n沟道类型的mosfet为例进行了说明，但也可以设为使各构成要素的导电型反转了的p沟道类型的mosfet。此外，上述说明中，作为半导体元件而以mosfet为例进行了说明，但对于同样构造的igbt也能够适用本发明。igbt对于上述各实施方式仅将n⁺型基板1的导电型从n型变为p型，其他构造及制造方法与上述各实施方式是同样的。进而，作为纵型的mosfet而以沟槽栅构造为例进行了说明，但不限于沟槽栅构造，也可以是平面型构造。

(4)上述各实施方式中，将电场缓和层15设为与p型深层5连结的构造，但也可以将它们分开而分别构成。该情况下，可以使电场缓和层15配置在p型深层5的长度方向的延长线上，也可以使电场缓和层15与p型深层5相互不同地配置。

(5)另外，表示晶体的方位的情况下，本来应该在所希望的数字之上附加横杠(－)，但由于电子申请的表现上的限制，在本说明书中，在所希望的数字之前附加横杠。