一种侧墙结构的形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种侧墙结构的形成方法。

背景技术：

目前存储器侧墙结构为氧化硅膜层-氮化硅膜层-氧化硅膜层-氮化硅膜层(ox-sin-ox-sin)，采用侧墙两次沉积两次刻蚀的方法完成。当多晶硅(polysilicon)刻蚀结束后经过多晶硅(polysilicon)热氧化(re-oxidation)，然后进行侧墙的氮化硅沉积，接着对侧墙进行第一次刻蚀，多晶硅栅(gate)刻蚀后剩余的氧化硅膜层作为阻挡层；继续进行侧墙的第二次沉积及侧墙的第二次刻蚀，剩余的氧化硅膜层及侧墙第二次沉积的氧化硅膜层作为阻挡层，具体步骤如下所示。

如图1至图5所示，图1至图5是现有技术的存储器侧墙形成方法的剖面结构过程示意图；首先提供半导体基底101，在所述半导体基底101上沉积第一氧化硅膜层102，然后继续在所述第一氧化硅膜层102上方沉积多晶硅，在多晶硅栅的上方覆盖光刻胶，采用干法刻蚀去除光刻胶覆盖区域以外的多晶硅，形成多晶硅栅103，在所述第一氧化硅膜层102和所述多晶硅栅103上依次沉积第二氧化硅膜层104和第一氮化硅膜层105；用干法刻蚀把半导体基底101上和多晶硅栅103顶部的第一氮化硅膜层105刻蚀掉，保留多晶硅栅103侧壁的第一氮化硅膜层105，在多晶硅栅103侧壁的第二氧化硅膜层104之外形成第一侧墙氮化硅膜层106。

在半导体基底101表面进行光刻胶涂布和显影，露出轻掺杂漏注入需要注入的区域采用原基准条件进行离子注入循环，然后去除剩余光刻胶。

在半导体基底101上和多晶硅栅103上依次沉积第三氧化硅膜层107和第二氮化硅膜层108，沉积条件分别和第二氧化硅膜层104和第一氮化硅膜层105相同。

采用干法刻蚀进行侧墙第二次刻蚀，刻蚀去除半导体基底101上和多晶硅栅103顶部的第二氮化硅膜层108，保留多晶硅栅103侧壁的第二氮化硅膜层108，在多晶硅栅103侧壁的第三氧化硅膜层107之外形成第二侧墙氮化硅膜层109，在所述多晶硅栅103侧壁形成氧化硅、氮化硅、氧化硅和氮化硅的侧墙结构。

目前该工艺存在诸多问题。首先，多晶硅栅103刻蚀过程中半导体基底101上方的第一氧化硅膜层102作为半导体基底101的阻挡层，剩余厚度均匀性变差，在侧墙第一次刻蚀时半导体基底101上方的第一氧化硅膜层102和第二氧化硅膜层104再次作为半导体基底101的阻挡层，侧墙第一次刻蚀结束后半导体基底101上的剩余第一氧化硅膜层102和第二氧化硅膜层104的厚度的均匀性更差，在后续的轻掺杂漏注入离子注入过程中产生直接影响，器件离散性变差，窗口变小；其次，第一氧化硅膜层102和第二氧化硅膜层104在第一次侧墙刻蚀结束后会继续留至第二次侧墙刻蚀过程中，受第一氧化硅膜层102和第二氧化硅膜层104的影响，第一次侧墙和第二次侧墙刻蚀之后半导体基底101上的第一氧化硅膜层102、第二氧化硅膜层104和第三氧化硅膜层107的膜厚量测站点的过程能力指数(processcapabilityindexcpk)较差，工艺稳定性不好。

技术实现要素：

本发明的目的在于提供一种侧墙结构的形成方法，以解决侧墙结构形成后半导体基底上方氧化硅膜层膜厚的cpk较差，器件离散性变差，工艺窗口变小的问题。

为解决上述技术问题，本发明提供一种侧墙结构的形成方法，包括：

提供半导体基底，在所述半导体基底上沉积第一氧化硅膜层，在所述第一氧化硅膜层上沉积多晶硅，在多晶硅栅区域上方覆盖光刻胶进行多晶硅刻蚀，形成多晶硅栅，依次沉积第二氧化硅膜层和第一氮化硅膜层，覆盖半导体基底上的第一氧化硅膜层和所述多晶硅栅，用干法刻蚀去除半导体基底上和多晶硅栅顶部的第一氮化硅膜层，保留多晶硅栅侧壁的第一氮化硅膜层，在多晶硅栅侧壁的第二氧化硅膜层之外形成第一侧墙氮化硅膜层；

采用湿法刻蚀工艺去除半导体基底上的第一氧化硅膜层、第二氧化硅膜层和多晶硅栅顶部的第二氧化硅膜层；保留多晶硅栅侧壁的第二氧化硅膜层，在多晶硅栅的侧壁形成第一侧墙氧化硅膜层；

沉积第三氧化硅膜层，覆盖半导体基底、多晶硅栅、第一侧墙氧化硅膜层和第一侧墙氮化硅膜层；

沉积第四氧化硅膜层和第二氮化硅膜层，覆盖所述第三氧化硅膜层；

干法刻蚀去除半导体基底上和多晶硅栅顶部的第二氮化硅膜层，保留多晶硅栅侧壁的第二氮化硅膜层，在多晶硅栅侧壁的第三氧化硅膜层之外形成第二侧墙氮化硅膜层，在所述多晶硅栅侧壁形成氧化硅、氮化硅、氧化硅和氮化硅的侧墙结构。

可选的，所述的湿法刻蚀去除半导体基底上的第一氧化硅膜层、第二氧化硅膜层和多晶硅栅顶部的第二氧化硅膜层的刻蚀液采用氧化硅缓冲蚀刻液或者氢氟酸。

可选的，所述的湿法刻蚀去除半导体基底上的第一氧化硅膜层、第二氧化硅膜层和多晶硅栅顶部的第二氧化硅膜层厚度的过刻蚀量为1％-100％。

可选的，所述的第三氧化硅膜层采用化学气相沉积或者热氧化形成。

可选的，所述第三氧化硅膜层厚度为0-80埃。

可选的，所述第二氧化硅膜层和第四氧化硅膜层的厚度相同。

可选的，所述第一氮化硅膜层和第二氮化硅膜层的厚度相同。

与现有技术相比，本发明的有益效果为：

本发明提供一种侧墙结构的形成方法，所述侧墙结构的形成方法在侧墙结构形成时增加了两个步骤，第一侧墙氧化硅膜层和第一侧墙氮化硅膜层形成后，先用湿法刻蚀的方法去掉半导体基底上的第一氧化硅膜层和第二氧化硅膜层以及多晶硅栅顶部的第二氧化硅膜层，再在半导体基底上、多晶硅栅上沉积第三氧化硅膜层；所述湿法刻蚀工艺去除第一氧化硅膜层和第二氧化硅膜层，成功避免了半导体基底上的第一氧化硅膜层和第二氧化硅膜层的受干法刻蚀影响膜厚变化导致的器件的离散度大，并且所述湿法刻蚀工艺不对半导体基底产生损伤；同时通过在第二侧墙沉积之前生长第三氧化硅膜层，可以保证湿法刻蚀所导致的第一侧墙尺寸的减少得以补偿，同时侧墙结构还可以保持氧化硅膜层、氮化硅膜层、氧化硅膜层和氮化硅膜层不变；通过重新沉积的第三氧化硅膜层排除了第一氧化硅膜层和第二氧化硅膜层刻蚀导致的膜厚变化，第一侧墙和第二侧墙刻蚀后半导体基底上第三氧化硅膜层和第四氧化硅膜层的厚度量测站点的cpk大大提升，改善了器件的均匀性，增大了器件窗口；所述侧墙结构的形成方法集成工艺稳定可控，适合批量生产。

附图说明

图1-图5是现有技术的存储器侧墙结构的形成方法的剖面结构过程示意图；

图6-图12是本发明实施例的sonos存储器侧墙结构的形成方法的剖面结构过程示意图；

图13是本发明实施例的sonos存储器侧墙结构的形成方法的流程示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种侧墙结构的形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

请参考图6至图13，图6至图12是本发明实施例的sonos存储器侧墙结构形成方法的剖面结构过程示意图，图13是本发明实施例的sonos存储器侧墙结构形成方法的流程示意图；本发明提供一种侧墙结构的形成方法，步骤包括：

步骤s10，请参考图6至图8，提供半导体基底201，所述半导体基底201上面沉积第一氧化硅膜层202，在第一氧化硅膜层202上面沉积多晶硅，在多晶硅上方部分区域覆盖光刻胶，然后进行干法刻蚀去除光刻胶未覆盖区域的多晶硅，去除光刻胶后形成多晶硅栅203，依次沉积第二氧化硅膜层204和第一氮化硅膜层205，覆盖第一氧化硅膜层202和多晶硅栅203，采用干法刻蚀去除半导体基底201上方和多晶硅栅203顶部的第一氮化硅膜层205，保留多晶硅栅203侧壁的第一氮化硅膜层205，在多晶硅栅203侧壁的第二氧化硅膜层204之外形成第一侧墙氮化硅膜层206。

步骤s20，请参考图8和图9，采用湿法刻蚀工艺去除图8中半导体基底201上方的第一氧化硅膜层202和第二氧化硅膜层204以及多晶硅栅203顶部的第二氧化硅膜层204，保留多晶硅栅203侧壁的第二氧化硅膜层204和多晶硅栅203下方的第一氧化硅膜层202；湿法刻蚀结束后，图9中多晶硅栅203侧壁形成第一侧墙氧化硅膜层207，多晶硅栅203下方形成栅氧化硅膜层208；其中，图9中多晶硅栅203侧壁的第一侧墙氧化硅膜层207是图8中第二氧化硅膜层204的一部分，图9中多晶硅栅203下方的栅氧化硅膜层208是图8中第一氧化硅膜层202的一部分。在多晶硅干法刻蚀的工序中，半导体基底201上方的第一氧化硅膜层202受到损伤，厚度也变得薄厚不一；在采用干法刻蚀去除半导体基底201上方和多晶硅栅203顶部的第一氮化硅膜层205时，半导体基底201上方和多晶硅栅203顶部的第二氧化硅膜层204受到损伤，半导体基底201上方的第一氧化硅膜层202和第二氧化硅膜层204的厚度的均匀性变差，影响器件工艺窗口，所以本步骤采用湿法刻蚀的方法去掉半导体基底201上厚度不均匀的第一氧化硅膜层202和第二氧化硅膜层204以及多晶硅栅203顶部的第二氧化硅膜层204。

步骤s30，请参考图10，湿法刻蚀结束后，沉积第三氧化硅膜层209，覆盖半导体基底201、多晶硅栅203的顶部和多晶硅栅203侧壁第一侧墙氧化硅膜层207和第一侧墙氮化硅膜层206。

步骤s40，在半导体基底201表面进行光刻胶涂布和显影，露出轻掺杂漏注入需要注入的区域采用所述步骤s10中的基准条件进行离子注入循环，然后去除剩余光刻胶。(未图示)

步骤s50，请参考图11，依次沉积第四氧化硅膜层210和第二氮化硅膜层211，覆盖所述第三氧化硅膜层209。

步骤s60，请参考图12，采用干法刻蚀工艺去除半导体基底201上方和多晶硅栅203顶部的第二氮化硅膜层211，保留多晶硅栅203侧壁的第二氮化硅膜层211，在多晶硅栅203的侧壁的第三氧化硅膜层209之外形成第二侧墙氮化硅膜层212，在所述多晶硅栅侧壁形成的侧墙结构为第一侧墙氧化硅膜层207、第一侧墙氮化硅膜层206、第二侧墙氧化硅膜层210和第二侧墙氮化硅膜层212，形成氧化硅、氮化硅、氧化硅和氮化硅的侧墙膜层结构；此时的半导体基底201上方的氧化硅膜层为第三氧化硅膜层为209和第四氧化硅膜层210。

请参考图6，所述步骤s10中的半导体基底201采用p型掺杂硅基底，图中第一氧化硅膜层202的厚度为6nm。

请参考图8和图9，所述步骤s20中的湿法刻蚀可以采用氢氟酸(hf)或者氧化硅缓冲蚀刻液(bufferoxideetch，boe)等刻蚀方案去除半导体基底201上经过干法刻蚀后膜厚不均匀的第一氧化硅膜层202和第二氧化硅膜层204以及多晶硅栅203顶部的第二氧化硅膜层204，刻蚀量取决于第一氧化硅膜层202和第二氧化硅膜层204经过干法刻蚀后的剩余厚度，过刻蚀量(overetch，oe)为1％～100％。所述步骤s20的湿法刻蚀可以消除多晶硅栅203刻蚀和当站第一侧墙干法刻蚀导致的第一氧化硅膜层202和第二氧化硅膜层204的变量，有效改善器件的离散度，增大器件窗口；所述步骤s20的湿法刻蚀工艺对半导体基底201无损伤，器件的可靠性得到保证。

请参考图10，所述步骤s30在半导体基底201上方、多晶硅栅203顶部和侧壁第一侧墙氧化硅膜层207和第一侧墙氮化硅膜层206外侧继续沉积第三氧化硅膜层209，所述继续沉积的第三氧化硅膜层209可以采用化学气相沉积(chemicalvapordeposition，cvd)的方式，也可以采用热氧化的方式，还可以是行业内其他方式；优选的，沉积的第三氧化硅膜层209的厚度为0-80埃；所述步骤s30通过沉积第三氧化硅膜层209可以保证第一侧墙尺寸与原基准条件一致，同时可以作为离子注入的阻挡氧化层；此外，沉积的第三氧化硅膜层209的厚度与原基准目标一致，存储器器件无需调整。

所述步骤s20中先用湿法刻蚀的方法去除半导体基底201上方经过干法刻蚀后膜厚不均匀的第一氧化硅膜层202和第二氧化硅膜层204以及多晶硅栅203顶部的第二氧化硅膜层204，然后步骤s30中再在半导体基底201上方和多晶硅栅203上沉积第三氧化硅膜层209的方法，可以避免干法刻蚀工艺带来的第一氧化硅膜层202和第二氧化硅膜层204的损伤，第二侧墙刻蚀结束后所述半导体基底201上剩余第三氧化硅膜层209和第四氧化硅膜层210的过程能力指数cpk大大提升，实验结果显示，半导体基底201上的剩余第三氧化硅膜层209和第四氧化硅膜层210的厚度的cpk值从原基准的2.5提升到1.4，使得存储器器件离散度变小，器件窗口增大。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。