超结器件结构及其制备方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件结构及其制备方法。

背景技术：

在现代电力电子技术领域，功率器件正发挥着不可替代的重要作用。其中，超结器件(superjunction)由于具有极高的耐压能力和优异的导电能力而具有广阔的应用前景。业界也在不断地投入人力与物力研发新的超结器件结构。

目前，高耐压特性是提升超结器件性能的主要研发方向之一。当超结器件处于关断状态时，在衬底中横向交替的p区和n区通过横向水平电场的电荷平衡形成耗尽层，使超结器件具有较高的击穿电压，即高耐压特性。基于上述原理，为了得到具有高耐压特性的超结器件，作为p区的p柱越深，有望得到耐压越高的超级器件。然而，在沟槽型的超结结构中，p柱的形成需要经过深沟槽刻蚀及深沟槽外延填充等高难度工艺制程。深沟槽刻蚀及外延填充都存在其工艺极限，随着沟槽深度增加，刻蚀及外延填充的难度也随之增加。而另一方面，采用多次外延注入形成p柱的制程又面临多次外延注入的注入对准精度要求高等问题。p柱越深，对准难度也将随之提高。如何在以上两种超结结构之外探索新的超结结构将是推动超结器件发展的关键。

因此，有必要提出一种新的超结器件结构及其制备方法，解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件结构及其制备方法，用于解决现有技术中超结器件高耐压特性受到现有工艺限制的问题。

为实现上述目的及其它相关目的，本发明提供了一种超结器件结构，包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，形成于所述半导体衬底上；

多个第二导电类型区，形成于所述外延层中；多个所述第二导电类型区在所述外延层中沿所述外延层的厚度方向及垂直于所述外延层的厚度的方向间隔排布。

作为本发明的一种优选方案，所述外延层及所述第二导电类型区的材料包含硅。

作为本发明的一种优选方案，所述半导体衬底包含硅衬底。

作为本发明的一种优选方案，多个所述第二导电类型区于所述外延层内呈多行多列排布，多行所述第二导电类型区沿所述外延层的厚度方向间隔排布，位于同一行的多个所述第二导电类型区沿垂直于所述外延层的厚度的方向间隔排布，相邻两行所述第二导电类型区错位排布。

作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。

作为本发明的一种优选方案，所述超结器件结构还包括：

阱区，位于所述外延层内，且位于最上层的所述第二导电类型区的顶部；

栅氧化层，位于所述外延层的上表面；

多晶硅栅，位于所述栅氧化层的上表面；

源区和接触区，位于所述阱区内；

层间电介质层，位于所述多晶硅栅的表面及侧壁；

正面金属电极，位于所述阱区、所述源区、所述接触区及所述层间电介质层的表面；

背面金属电极，位于所述半导体衬底远离所述外延层的表面。

本发明还提供了一种超结器件结构的制备方法，包括如下步骤：

提供第一导电类型的半导体衬底；

在所述半导体衬底上形成第一导电类型的外延层及多个第二导电类型区，多个所述第二导电类型区位于所述外延层内，且在所述外延层中沿所述外延层的厚度方向及垂直于所述外延层的厚度的方向间隔排布。

作为本发明的一种优选方案，形成所述外延层及所述第二导电类型区的材料包含硅。

作为本发明的一种优选方案，所述半导体衬底包含硅衬底。

作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。

作为本发明的一种优选方案，所述外延层包括在所述外延层厚度方向上叠置的多层子外延层；在所述半导体衬底上外延生长所述外延层时，形成多个所述第二导电类型区的过程包括如下步骤：

a)在所述半导体衬底上外延生长一层所述子外延层；

b)在上一步骤中得到的所述子外延层上进行离子注入，以于所述子外延层内形成一行第二导电类型区；

c)在上一步骤离子注入后的所述子外延层上外延生长另一层的所述子外延层；

d)在上一步骤中形成的所述子外延层上进行离子注入，以于所述外延层内形成另一行第二导电类型区；相邻两行所述第二导电类型区错位排布。

e)重复步骤c)至步骤d)至少一次，直至所述外延层达到设定的厚度。

作为本发明的一种优选方案，在形成所述外延层后，还包括对所述第二导电类型区进行退火工艺的步骤。

作为本发明的一种优选方案，在形成所述柱结构后，还包括如下步骤：

通过离子注入工艺在所述外延层内的位于最上层的所述第二导电类型区的顶部形成阱区；

在所述外延层的上表面形成栅氧化层和多晶硅栅；

通过离子注入工艺在所述阱区内形成源区及接触区；

在所述多晶硅栅的表面及侧壁形成层间电介质层；

在所述阱区及所述层间电介质层的表面形成正面金属电极；在所述半导体衬底远离所述外延层的表面形成背面金属电极。

如上所述，本发明提供一种超结器件结构及其制备方法，通过在所述外延层中形成多个间隔排布的第二导电类型区，替代沟槽型的p柱，实现电荷平衡和快速耗尽，得到高耐压的超结器件。本发明提供的制备方法工艺简单，成本较低，能够有效减小器件元胞尺寸。

附图说明

图1显示为本发明实施例一中提供的一种超结器件结构的制备方法的流程图。

图2显示为本发明实施例一中提供的半导体衬底的截面示意图。

图3显示为本发明实施例一中在半导体衬底上外延生长第一子外延层，并通过离子注入在第一子外延层中形成第二导电类型区的截面示意图。

图4显示为本发明实施例一中在第一子外延层上外延生长第二子外延层，并通过离子注入在第二子外延层中形成另一行第二导电类型区的截面示意图。

图5显示为本发明实施例一中先后生长第三子外延层和第四子外延层的截面示意图。

图6显示为本发明实施例一中在半导体衬底上外延生长外延层并形成多个第二导电类型区后的截面示意图。

图7显示为本发明实施例一中一层子外延层中的两个第二导电类型区在水平方向上等间距排布的俯视图。

图8显示为本发明实施例一中提供的超结器件结构的截面示意图。

图9显示为现有技术中超结器件关断时的耗尽区范围示意图。

图10显示为本发明实施例一中超结器件关断时的耗尽区范围示意图。

元件标号说明

101半导体衬底

102外延层

102a第一子外延层

102b第二子外延层

102c第三子外延层

102d第四子外延层

103第二导电类型区

104阱区

105栅氧化层

106多晶硅栅

107源区

108接触区

109层间电介质层

110正面金属电极

111背面金属电极

202外延层

203p柱

l柱结构的宽度

s柱结构之间的间距

s1～s2步骤1)～2)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图10，本发明提供了一种超结器件结构的制备方法，包括如下步骤：

1)提供第一导电类型的半导体衬底101；

2)在所述半导体衬底101上形成第一导电类型的外延层102及多个第二导电类型区103，多个所述第二导电类型区103位于所述外延层102内，且在所述外延层102中沿所述外延层102的厚度方向及垂直于所述外延层102的厚度的方向间隔排布。

在步骤1)中，请参阅图1的s1步骤及图2，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。可选地，在本实施例中，所述第一导电类型为n型，所述半导体衬底101为n型硅衬底。在本发明的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。

在步骤2)中，请参阅图1的s2步骤及图3至图6，在所述半导体衬底101上形成第一导电类型的外延层102及多个第二导电类型区103，多个所述第二导电类型区103位于所述外延层102内，且在所述外延层102中沿所述外延层102的厚度方向及垂直于所述外延层102的厚度的方向间隔排布。图6是在所述半导体衬底101上外延生长所述外延层102并形成多个第二导电类型区103后的截面示意图。可选地，在本实施例中，所述外延层102为硅材料，具有与所述半导体衬底101相同的第一导电类型，即n型。n型的硅层可以通过在外延生长过程中进行掺杂得到。所述外延层102的厚度范围可选为介于10微米至60微米之间，可以根据超结器件的设计需求进行变动。多个所述第二导电类型区103形成于所述外延层102中，即埋设于所述外延层102中，且沿所述外延层102的厚度方向及垂直于所述外延层102的厚度的方向间隔排布。

作为示例，如图3至图6所示，所述外延层102包括在所述外延层102厚度方向上叠置的多层子外延层；在所述半导体衬底101上外延生长所述外延层102时，形成多个所述第二导电类型区103的过程包括如下步骤：

a)在所述半导体衬底101上外延生长一层所述子外延层；

b)在上一步骤中得到的所述子外延层上进行离子注入，以于所述子外延层内形成一行第二导电类型区103；

c)在上一步骤离子注入后的所述子外延层上外延生长另一层的所述子外延层；

d)在上一步骤中形成的所述子外延层上进行离子注入，以于所述外延层内形成另一行第二导电类型区103；相邻两行所述第二导电类型区103错位排布。

e)重复步骤c)至步骤d)至少一次，直至所述外延层102达到设定的厚度。

具体地，在本实施例中，各层子外延层都为硅材料。如图3所示，在所述半导体衬底101上外延生长第一子外延层102a，并通过离子注入在所述第一子外延层102a中形成所述第二导电类型区103。如图4所示，在所述第一子外延层102a上外延生长第二子外延层102b，并通过离子注入在所述第二子外延层102b中形成另一行所述第二导电类型区103。相邻两行所述第二导电类型区103错位排布。如图5所示，重复上述过程，先后生长第三子外延层102c和第四子外延层102d，直至所述外延层102达到设定的厚度。可选地，如图6所示，最后一层子外延层完成注入后，可以通过高温退火工艺使注入区扩散以获得合适的所述第二导电类型区103。在图6中仅展示了四层子外延层的结构，而在实际的超结器件中，单层子外延层的厚度可选为1微米，则通过层叠50层子外延层，所述外延层102的厚度可以达到50微米。

作为示例，如图7所示是一层子外延层中的两个所述第二导电类型区103在水平方向上等间距排布的俯视图，而在实际的超结器件中，一层子外延层中一般由数百至数千个所述第二导电类型区103在水平方向排成一行等间距的阵列。在本实施例中，所述第二导电类型区103的宽度l及所述第二导电类型区103之间的水平间距s对超结器件的耐压等性能具有重要影响，一般会将所述第二导电类型区103设计为相同的宽度及相同的间距，例如，在所述第二导电类型区103在水平方向排列成的一行等间距阵列中，所述宽度l可设为3微米，而所述间距s可设为4微米。

作为示例，在本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。而在本发明的其他实施案例中，也可以选择将所述第一导电类型设为p型，而所述第二导电类型设为n型。例如，在p型的硅衬底上外延生长p型的硅材料，并形成n型硅柱结构。

作为示例，如图8所示，在形成所述外延层102后，还包括如下步骤：

3)通过离子注入工艺在所述外延层102内的位于最上层的所述第二导电类型区103的顶部形成阱区104；

4)在所述外延层102的上表面形成栅氧化层105和多晶硅栅106；

5)通过离子注入工艺在所述阱区104内形成源区107及接触区108；

6)在所述多晶硅栅106的表面及侧壁形成层间电介质层109；

7)在所述阱区104及所述层间电介质层109的表面形成正面金属电极110；在所述半导体衬底101远离所述外延层102的表面形成背面金属电极111。

在步骤3)中，通过离子注入工艺在所述外延层102内的位于最上层的所述第二导电类型区103的顶部形成阱区104。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在位于最上层的所述第二导电类型区103的顶部区域进行局部离子注入，并形成p型的所述阱区104。在本发明中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。

在步骤4)中，在所述外延层102的上表面形成栅氧化层105和多晶硅栅106。作为示例，形成所述栅氧化层105和所述多晶硅栅106的过程可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层105和所述多晶硅栅106。可选地，所述多晶硅栅106的厚度可选为200～1000nm，所述栅氧化层105的厚度可选为50～150nm。

在步骤5)中，通过离子注入工艺在所述阱区104内形成源区107及接触区108。作为示例，所述源区107为n型掺杂，所述接触区108为p型掺杂。与所述阱区104的离子注入相同。所述源区107及所述接触区108也可以通过图形化的光刻胶层作为离子注入掩膜，在所述阱区104上进行局部离子注入，并先后形成所述源区107及所述接触区108。

在步骤6)中，在多晶硅栅106的表面及侧壁形成层间电介质层109。作为示例，所述层间电介质层109可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层109的过程可以是，先在所述阱区104、所述源区107、多晶硅栅106的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述阱区104和所述源区107上的电介质材料层，最终得到覆盖包裹所述多晶硅栅106的所述层间电介质层109。

在步骤7)中，在所述阱区104、所述源区107及所述层间电介质层109的表面形成正面金属电极110；在所述半导体衬底101远离所述外延层102的表面形成背面金属电极111。作为示例，构成所述正面金属电极110及所述背面金属电极111的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极110及所述背面金属电极111的方法包括物理气相沉积或化学气相沉积。可选地，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。在所述半导体衬底上形成背面金属电极111前，还可包括对所述半导体衬底101进行减薄研磨的步骤，以得到器件所需的衬底厚度。

需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。

如图8所示，本发明还提供了一种超结器件结构，包括：

第一导电类型的半导体衬底101；

第一导电类型的外延层102，形成于所述半导体衬底101上；

多个第二导电类型区103，形成于所述外延层102中；多个所述第二导电类型区103在所述外延层102中沿所述外延层102的厚度方向及垂直于所述外延层102的厚度的方向间隔排布。

作为示例，所述半导体衬底101包含硅衬底。可选地，所述半导体衬底101为n型硅衬底。所述外延层102为硅材料，具有与所述半导体衬底101相同的第一导电类型，即n型。所述第二导电类型区103的材料包括硅。所述第二导电类型区103为多个，多个所述第二导电类型区103于所述外延层102内呈多行多列排布，多行所述第二导电类型区103沿所述外延层102的厚度方向间隔排布，位于同一行的多个所述第二导电类型区103沿垂直于所述外延层102的厚度的方向间隔排布，相邻两行所述第二导电类型区103错位排布，如图6和图7所示。

作为示例，本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。在本发明的其他实施案例中，也可以是所述第一导电类型为p型且所述第二导电类型为n型。

作为示例，如图8所示，所述超结器件结构还包括：

阱区104，位于所述外延层102内，且位于最上层的所述第二导电类型区103的顶部；

栅氧化层105，位于所述外延层102的上表面；

多晶硅栅106，位于所述栅氧化层105的上表面；

源区107和接触区108，位于所述阱区104内；

层间电介质层109，位于所述多晶硅栅106的表面及侧壁；

正面金属电极110，位于所述阱区104、所述源区107、所述接触区108及所述层间电介质层109的表面；

背面金属电极111，位于所述半导体衬底101远离所述外延层102的表面。

在图8中，所述超结器件结构中，所述源区107连接所述正面金属电极110并构成源极，所述半导体衬底101连接所述背面金属电极111并构成漏极，所述多晶硅栅106为栅极，多个所述第二导电类型区103排列为p型区，并在器件关断时与n型区之间内建横向电场形成耗尽区，以获得较高的击穿电压。本实施例中所设的多个p型区可以实现电荷平衡与快速耗尽，使器件耐压提高。如图9中虚线范围所示是现有技术中超结器件关断时的耗尽区范围，如图10所示中虚线范围所示是本实施例中超结器件关断时的耗尽区范围。对比图9和图10可以看出，相比沟槽型超结结构中采用形成于外延层202中的p柱203，本发明在外延层102中引入多个第二导电类型区103即p型区，优化了电场分布，得到了与现有技术中超结器件相当的耗尽区范围；且不需要刻蚀高深宽比的沟槽，工艺简单，且通过控制注入区的大小，能够有效缩减元胞尺寸。

实施例二

本实施例提供了一种超结器件结构及其制备方法，与实施例一中的超结结构相比，本实施例的区别在于，将含有多个所述第二导电类型区即p型区的外延层与含有p柱结构的外延层上下叠置，构成超结结构。

作为示例，基于实施例一中所形成所述外延层及多个所述第二导电类型区即p型区，在所述外延层上继续外延生长上层外延层，并在所述上层外延层中形成沟槽型p柱结构。后续的阱区等结构的形成都在所述上层外延层及沟槽型p柱上形成，最终得到半沟槽型的超结结构。

本实施例所提供超结器件结构的其他组成以及制备方法与实施例一相同，此处不再赘述。

相比实施例一中仅含有多个p型区的超结器件结构，本实施例所提供的超结器件结构在源区附近仍采用p柱结构，可以根据器件性能需要设置所需的p柱深度，进一步提升超结器件的耐压特性。

综上所述，本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，形成于所述半导体衬底上；多个第二导电类型区，形成于所述外延层中；多个所述第二导电类型区在所述外延层中沿所述外延层的厚度方向及垂直于所述外延层的厚度的方向间隔排布。所述超结器件结构的制备方法，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上形成第一导电类型的外延层及多个第二导电类型区，多个所述第二导电类型区位于所述外延层内，且在所述外延层中沿所述外延层的厚度方向及垂直于所述外延层的厚度的方向间隔排布。本发明通过在所述外延层中形成多个间隔排布的第二导电类型区，替代沟槽型的p柱，实现电荷平衡和快速耗尽，得到高耐压的超结器件。本发明提供的制备方法工艺简单，成本较低，能够有效减小器件元胞尺寸。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。