衬底处理方法及使用所述衬底处理方法制造的器件与流程

[相关申请的交叉参考]

本申请主张在2018年5月28日在韩国知识产权局提出申请的韩国专利申请第10-2018-0060677号的权利，所述韩国专利申请的全部公开内容并入本申请供参考。

一个或多个实施例涉及一种衬底处理方法以及使用所述衬底处理方法制造的器件，且更具体来说，涉及一种通过在衬底上沉积绝缘层(例如，氧化硅层和/或氮化硅层)来处理衬底的方法以及使用所述方法制造的器件(例如，半导体器件)。

背景技术：

三维垂直与非(verticalnand，vnand)器件通过垂直堆叠多个栅极来克服现有技术二维器件的集成限制。为将每一堆叠栅极结构连接到vnand器件中的字线，已开发出一种工艺来形成堆叠结构作为台阶式(阶梯)结构。

同时，已开发出一种技术来在被暴露出的台阶式结构上另外地形成绝缘层以防止栅极之间的短路以及与填充通孔接触孔(viacontacthole)的金属膜的连接。形成在台阶式结构上的绝缘层是通过等离子体增强原子层沉积(plasma-enhancedatomiclayerdeposition，peald)而沉积的且通过使用自由基(radical)的线性度(linearity)在台阶上被选择性地蚀刻，从而形成绝缘层接地焊盘(landingpad)。

技术实现要素：

一个或多个实施例包括一种衬底处理方法以及通过所述衬底处理方法制造的器件，所述衬底处理方法及所述器件可改善沉积在台阶式结构上的绝缘层的蚀刻选择性。

其他方面将在以下说明中予以部分阐述，且这些方面将通过所述说明而部分地变得显而易见，抑或可通过实践所提供的实施例而得知。

根据一个或多个实施例，一种衬底处理方法包括：在台阶式结构上形成第一层，所述台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；对所述第一层的至少一部分进行弱化；在所述第一层上形成第二层；以及对所述第一层及所述第二层实行各向同性蚀刻工艺。

根据实施例，所述弱化可包括向所述第一层上施加高于会引起对所述第一层的至少一部分的键合结构的破坏的阈值的能量。

根据另一实施例，所述衬底处理方法还可包括对所述第二层进行致密化，其中在所述第二层的所述致密化期间可向所述第二层上施加低于所述阈值的能量。

根据另一实施例，所述第一层的至少一部分可由在所述第二层的所述致密化期间所施加的所述能量而致密化。

根据另一实施例，在所述第二层的所述致密化期间，除了所述第二层的位于所述侧表面上的第一部分之外，可将所述第二层的位于所述上表面及所述下表面上的第二部分选择性地致密化。

根据另一实施例，所述第一部分的蚀刻速率可因所述第二层的所述致密化而高于所述第二部分的蚀刻速率，且在所述各向同性蚀刻工艺期间，所述第一部分可被移除且所述第二部分可余留下来。

根据另一实施例，所述第一层的蚀刻速率可因所述第一层的所述弱化及所述第二层的所述致密化而高于所述第二层的蚀刻速率，且在所述各向同性蚀刻工艺期间，形成在所述上表面上的所述第一层及所述第二层与形成在所述下表面上的所述第一层及所述第二层可分离。

根据另一实施例，所述第一层的至少一部分的组分的键合可因所述第一层的所述弱化而被弱化且可因所述第二层的所述致密化而被强化。

根据另一实施例，所述第一层可包括表面区以及位于所述表面区之下的内侧区，所述内侧区可具有第一蚀刻速率，所述表面区可具有第二蚀刻速率，且所述第二层可具有比所述第一蚀刻速率及所述第二蚀刻速率低的第三蚀刻速率。

根据另一实施例，所述第二蚀刻速率可高于所述第一蚀刻速率及所述第三蚀刻速率。

根据另一实施例，所述衬底处理方法还可包括：在所述第一层及所述第二层上形成层间绝缘层；移除所述第一层及所述第二层；以及形成与所述第一层及所述第二层对应的导电结构。

根据另一实施例，所述导电结构可包括：与所述第一层对应的第一导电层；以及与所述第二层对应的第二导电层，其中所述第二导电层可从所述第一导电层突出。

根据另一实施例，所述第一导电层可包括表面区及位于所述表面区之下的内侧区，所述第一导电层可包括所述表面区中的上部凹部以及所述内侧区中的下部凹部，且所述上部凹部的延伸长度可大于所述下部凹部的延伸长度。

根据另一实施例，所述第一层的所述至少一部分的所述弱化可通过使用具有氢组分的材料向所述第一层施加等离子体实行。

根据一个或多个实施例，一种衬底处理方法包括：在台阶式结构上形成第一层，所述台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；通过向所述第一层施加等离子体来对所述第一层的至少一部分的键合结构进行破坏；通过施加等离子体来在所述第一层上形成具有与所述第一层相同的组分的第二层，以使得将除了所述第二层的位于所述侧表面上的一部分之外的所述第二层的位于所述上表面及所述下表面上的一部分选择性地致密化；以及对所述第一层及所述第二层实行各向同性蚀刻工艺。

根据实施例，在所述形成所述第二层期间可对所述第一层的至少一部分的组分的键合进行强化，且所述第一层的所述组分的所述键合的所述强化可被所述第一层的所述键合结构的所述破坏抵消。

根据另一实施例，在所述向所述第一层施加所述等离子体期间可向所述第一层施加各向同性等离子体。

根据另一实施例，在所述向所述第一层施加所述等离子体期间施加的等离子体功率可大于在所述形成所述第二层期间施加的等离子体功率。

根据一个或多个实施例，一种衬底处理方法包括：将包括绝缘层及第一牺牲层的堆叠结构堆叠多次；通过蚀刻所述堆叠结构形成台阶式结构；在所述第一牺牲层上形成第二牺牲层；使所述第二牺牲层的至少一部分弱化；在所述第二牺牲层上形成第三牺牲层；蚀刻牺牲字线结构的至少一部分，所述牺牲字线结构包括所述第一牺牲层、所述第二牺牲层及所述第三牺牲层；在所述牺牲字线结构上形成层间绝缘层；移除所述牺牲字线结构；以及形成与所述牺牲字线结构对应的导电字线结构。

根据一个或多个实施例，一种半导体器件包括：衬底；至少一个存储单元串，延伸以在所述衬底上突出；第一字线，连接到所述至少一个存储单元串中的第一存储单元；以及第二字线，连接到所述至少一个存储单元串中的第二存储单元，其中所述第一字线及所述第二字线中的至少一者包括：字线导电层，朝沟道延伸；第一导电层，位于所述字线导电层上；以及第二导电层，位于所述第一导电层上，其中所述第一导电层包括表面区及位于所述表面区之下的内侧区，所述第一导电层包括所述表面区中的上部凹部以及所述内侧区中的下部凹部，且所述上部凹部的延伸长度大于所述下部凹部的延伸长度。

附图说明

结合附图阅读以下对实施例的说明，这些方面和/或其他方面将变得显而易见且更易于理解，在附图中：

图1到图8示意性地示出根据本公开实施例的衬底处理方法。

图9及图10示出根据本公开实施例的衬底处理方法。

图11是根据本公开实施例的半导体器件的电路图。

图12a到图12d示出根据本公开实施例的衬底处理方法。

图13a及图13b示出根据是否实行弱化操作而定的湿法蚀刻速率(wetetchrate，wer)相对于每一部分的差异，其中图13a对应于其中不实行弱化操作的情形，且图13b对应于其中实行弱化操作的情形。

图14a及图14b是图13a及图13b的实施例的修改形式，其中图14a与图13a相同，且图14b示出其中与图13b相比施加更强弱化的情形。

图15示出根据是否实行弱化而定的层的侧部/顶部湿法蚀刻选择性。

[符号的说明]

200：衬底

210、210a、210b、210c、210d：绝缘层

210、220a、220b、220c、220d：牺牲层

250：层间绝缘层

260：通孔触点

300：第一层/焊盘层

300'：焊盘层

310：第二层/焊盘层

310'：焊盘层

a：区

b：操作/区

c：内侧区

c、c'：内侧区

c0：导电层/字线导电层

c1：第一导电层

c2：第二导电层

d、d'：表面区

d：跃迁区/wer跃迁区：

l：下表面

mc1：第一存储单元

mc2：第二存储单元

mcs：存储单元串

r1、r1'：上部凹部

r2、r2'：下部凹部

s：侧表面

st：台阶

u：上表面

wl：导电字线结构

wl1：第一字线

wl2：第二字线

具体实施方式

现将详细参照实施例，所述实施例的实例被示出于附图中，其中相同的参考编号自始至终指代相同的元件。就此来说，本发明各实施例可具有不同的形式且不应被视为仅限于本文所述说明。因此，以下通过参照各图来阐述实施例仅是为了阐释本说明的各方面。本文所用用语"和/或"包括相关列出项中的一个或多个项的任意及所有组合。当例如"…中的至少一者"等表达位于一系列元件之后时，所述表达修饰整个系列的元件而不是修饰所述系列中的个别元件。

在下文中，将参照附图阐述本公开的实施例。

提供本公开的实施例是为了向所属领域中的一般技术人员更充分地阐述本公开，以下实施例可被修改成各种其他形式，且本公开的范围并非仅限于以下实施例。确切来说，提供这些实施例是为了使本公开将更透彻及完整，并将向所属领域中的一般技术人员充分传达本公开的概念。

本文所用术语仅是出于阐述具体实施例的目的而非旨在限制本公开。除非上下文中另外清楚地指明，否则本文所用单数形式"一(a/an)"及"所述(the)"可包括复数形式。另外，当在本说明书中使用用语"包括(include(comprise))"和/或"包括(including(comprising))"时，是指明所陈述形状、数目、步骤、操作、构件、元件和/或其群组的存在，而不排除一个或多个其他形状、数目、操作、构件、元件和/或其群组的存在或添加。本文所用用语"和/或"可包括相关列出项中的一个或多个项的任意及所有组合。

尽管本文中使用例如"第一"及"第二"等用语来阐述各个构件、区和/或部分，然而这些构件、组件、区、层和/或部分并不受这些用语限制。这些用语并非旨在意指特定次序、优先权或优先性，而是仅用于区分各个构件、区或部分。因此，在不背离本公开的教示内容的条件下，以下将阐述的第一构件、区或部分也可被称为第二构件、区或部分。

在本公开中，"气体"可包括蒸发的固体和/或液体且可包括单一气体或气体的混合物。在本公开中，通过喷淋头向反应室中引入的工艺气体可包括前驱体气体及添加气体。前驱体气体及添加气体可通常被作为混合气体引入或者可被单独地引入到反应空间中。前驱体气体可与例如惰性气体等载气一同被引入。添加气体可包括稀释气体，例如反应物气体及惰性气体。反应物气体与稀释气体可混合地或单独地被引入到反应空间中。前驱体可包括两种或更多种前驱体，且反应物气体可包括两种或更多种反应物气体。前驱体可为被化学吸附到衬底上的气体，且通常含有构成介电膜基质的主要结构的类金属或金属元素，且用于沉积的反应物气体可为当被激发时会与化学吸附到衬底上的前驱体发生反应以在衬底上固着原子层或单层的气体。用语"化学吸附(chemisorption)"可指化学饱和吸附。可使用除了工艺气体之外的气体(即，不通过喷淋头引入的气体)来对反应空间进行密封，且所述气体可包括例如惰性气体等密封气体。在一些实施例中，用语"膜"可指实质上不具有针孔而在与厚度方向垂直的方向上连续地延伸以覆盖整个目标或相关表面的层，或者可指简单地覆盖目标或相关表面的层。在一些实施例中，用语"层"可指由膜形成的结构或膜的同义词、或者在表面上形成的具有任意厚度的非膜结构。膜或层可包括具有一些特性的分立的单个膜或层或者多个膜或层，且相邻的膜或层之间的边界可为清楚的或不清楚的，且可基于物理特性、化学特性和/或一些其他特性、形成工艺或形成顺序和/或相邻的膜或层的功能或用途来进行设定。

在本公开中，表达"相同的材料"应被解释为意指主要组分(成分)是相同的。举例来说，当第一层与第二层二者均为氮化硅层且由相同的材料形成时，第一层可选自由si2n、sin、si3n4及si2n3组成的群组且第二层也可选自以上群组，但第二层的具体的膜品质可不同于第一层的具体的膜品质。

另外，在本公开中，如果可操作范围可基于常规作业来确定，则任意两个变量便可构成变量的可操作范围，且任意所表示范围可包括或不包括端点。另外，任意所表示变量的值可指确切值或近似值(不论所述值是否由"大约"表示)，可包括等效值，且可指平均值、中值、代表值、多数值(majorityvalue)等。

在其中未规定条件和/或结构的本公开中，所属领域中的一般技术人员可根据本公开来容易地提供这些条件和/或结构作为常规实验的要素。在所有所阐述的实施例中，在实施例中使用的任意组件均可被所述实施例的任意等效组件取代，包括在本文中出于预期目的而明确地、必要地或本质地阐述的那些组件，且另外，本公开可被相似地应用于器件及方法。

在下文中，将参照附图阐述本公开的实施例。在附图中，可预期由于例如制造技术和/或容差而从所示出的形状发生变化。由此，本公开的实施例不应被视为仅限于本文所示区的特定形状，而是可包括由例如制造工艺而引起的形状的偏差。

图1到图8示意性地示出根据本公开实施例的衬底处理方法。

参照图1，可在衬底200上将包括绝缘层210(210a-210d)及牺牲层220(220a-220d)的堆叠结构堆叠多次。尽管图中未示出，然而在堆叠结构的某一区中，可对绝缘层210(210a-210d)及牺牲层220(220a-220d)进行蚀刻以形成沟道孔(channelhole)，且可实行工艺以向沟道孔中形成存储单元串(图11中的mcs)的组件中的至少一些组件。存储单元串可包括例如沟道、栅极导电层及栅极绝缘层等组件。

用于形成存储单元串的组件的工艺可通过直接形成沟道、栅极导电层及栅极绝缘层中的至少一些来实行或者可通过向沟道孔中形成牺牲层以使得在随后的工艺中可形成沟道、栅极导电层及栅极绝缘层来实行或者可通过上述操作的组合来实行。

之后，如图2所示，可对堆叠结构进行蚀刻以形成台阶式结构。如上所述，台阶式结构可包括多个台阶，且每一台阶可具有上表面、下表面及连接上表面与下表面的侧表面。举例来说，台阶式结构可包括至少一个台阶st，且一个台阶st可包括位于牺牲层220b上的上表面u、位于牺牲层220a上的下表面l以及连接上表面u与下表面l的侧表面s。

之后，可在台阶式结构上形成焊盘层。为此，如图3所示，可首先在台阶式结构上形成第一层300。尽管第一层300被示出为单个层，然而第一层300也可被形成为多个层。举例来说，第一层300可由与牺牲层220(220a-220d)相同的材料形成。

第一层300可例如通过原子层沉积形成，更具体来说，通过等离子体增强原子层沉积(peald)工艺形成。在示例性实施例中，可在维持第一层300的高等离子体密度条件的同时实行peald工艺。举例来说，可通过施加高等离子体功率(即，引入具有高能级(highlevelofenergy)的等离子体)来实行第一层300的原子层沉积工艺。这些条件(例如，高等离子体密度条件及高等离子体功率)可能因离子而引起膜破坏。因此，第一层300的至少一部分可因等离子体施加而被相对弱化。

更具体来说，第一层300的上部部分的键合结构可因等离子体施加而被破坏。举例来说，如图4所示，第一层300可包括表面区d及位于表面区d之下的内侧区c，且第一层300的表面区d可因等离子体施加而被弱化。因此，可将表面区d中的跃迁区(transitionregion)(参见图13b所示"d")移除或最小化。

举例来说，当第一层300的内侧区c具有第一蚀刻速率时，在弱化之后，第一层300的表面区d的蚀刻速率可实质上相同于第一蚀刻速率。也就是说，表面区d可具有与内侧区c相同的蚀刻速率，只是跃迁区除外。

在替代实施例中，第一层300的表面区d可具有比第一蚀刻速率高的第二蚀刻速率。也就是说，表面区d可具有比内侧区c高的蚀刻速率，只是跃迁区除外。图4示出因弱化操作引起的第一层300的表面区d及内侧区c的物理性质的改变(例如，后续蚀刻期间湿法蚀刻速率(wer)的改变)。

等离子体可在原子层沉积工艺期间施加或者可在沉积之后通过等离子体后处理操作来施加。也就是说，i)等离子体可在形成第一层300期间施加，ii)等离子体可在形成第一层300之后施加，或者iii)等离子体可在形成第一层300期间以及在形成第一层300之后施加。举例来说，图3示出其中在形成第一层300期间未施加等离子体的状态，且图4示出其中在形成第一层300之后第一层300的至少一部分通过等离子体施加而被弱化的状态。

在替代实施例中，向第一层300施加等离子体可通过各向同性等离子体来实现。举例来说，等离子体施加频率可为60mhz或大于60mhz的高频率。在这种情形中，等离子体的定向性可因离子轰击减小而被抵消，且因此可实现薄膜的等离子体损坏的各向同性。

上述等离子体施加可被称为使第一层300的至少一部分弱化的操作。尽管已基于等离子体施加阐述了本实施例，然而本公开并非仅限于此。也就是说，使第一层300弱化的操作可通过向第一层300上施加高于引起第一层300的至少一部分的键合结构的破坏的阈值的能量(例如，热能或紫外光(ultraviolet，uv))来实行。

之后，可在第一层300上形成第二层310(第一层300及第二层310可包括在焊盘层中，且第一层300及第二层310也可被称为焊盘层)。焊盘层可在形成导电字线结构的操作之前形成。

为此，如图4所示，可在牺牲层220及第一层300上形成第二层310。尽管第二层310被示出为一个层，然而第二层310可被形成为多个层。举例来说，第二层310可由与牺牲层220相同的材料形成。

第二层310可根据上述实施例通过原子层沉积工艺形成。在示例性实施例中，可在维持第二层310的低等离子体密度条件的同时实行peald工艺。举例来说，可通过施加低等离子体功率来实行第二层310的原子层沉积工艺。这些条件(例如，低等离子体密度条件及低等离子体功率)可能因离子而引起膜致密化。因此，第二层310的上表面可因等离子体施加而被相对致密化，且第二层310可在后续各向同性蚀刻工艺期间被选择性地移除(即，可优先移除第二层310的侧壁部分)。

等离子体可在原子层沉积工艺期间施加或者可通过等离子体后处理操作来施加。也就是说，等离子体可在形成第二层310期间施加，等离子体可在形成第二层310之后施加，或者等离子体可在形成第二层310期间以及在形成第二层310之后施加。

在示例性实施例中，可使用惰性气体(例如氩气)和/或包含牺牲层220的组分的气体来实行等离子体施加(例如，当第二层310是氮化硅层时为氮)。可通过施加定向等离子体来实行通过等离子体施加进行的致密化操作。由于等离子体离子的定向性，可将形成在台阶的上表面u及下表面l上的第二层310的仅一部分致密化。因此，在后续各向同性蚀刻期间可实现对台阶式结构上的第二层310的选择性蚀刻。

通过对第二层310的致密化，第二层310可具有比第一层300的蚀刻速率低的蚀刻速率。举例来说，如上所述，通过使第一层300弱化，当第一层300的内侧区c具有第一蚀刻速率且第一层300的表面区d具有比第一蚀刻速率高的第二蚀刻速率时，第二层310的第三蚀刻速率可低于第一蚀刻速率及第二蚀刻速率。在替代实施例中，表面区d的第二蚀刻速率可高于第一蚀刻速率及第三蚀刻速率(参见图14a及图14b)。

上述用于将第二层310致密化的能量施加可与用于使第一层300弱化的能量施加相反。换句话说，当用于破坏第一层300的键合结构的能量施加是高于阈值的能量施加时，用于使第二层310的键合结构强化的能量施加可为低于阈值的能量施加。

尽管向第二层310上施加了低于阈值的能量以将第二层310致密化，然而也可向第一层300上施加低于阈值的能量。也就是说，在将第二层310致密化期间，可向第一层300以及第二层310施加低于阈值的能量，且因此可将第一层300的上部部分(例如，表面区d)以及第二层310致密化。

将第一层的上部部分致密化可对后续各向同性蚀刻工艺造成不利影响。然而，根据本公开的实施例，可在形成罩覆的第二层之前实行下伏的第一层的至少一部分的弱化。因此，即使当在形成罩覆的第二层期间下伏的第一层的至少一部分的组分的键合得到强化时，下伏的第一层的组分的键合的强化可被上述第一层的弱化(键合结构破坏)抵消。以下将阐述其更具体的细节。

之后，参照图5，可对第一层及第二层(图4所示300及310)实行各向同性蚀刻工艺。如上所述，可通过特定条件下的等离子体施加来将第二层310的上表面致密化，且第二层310的侧表面的蚀刻速率可高于第二层310的上表面/下表面的蚀刻速率。因此，即使当实行各向同性蚀刻工艺时，形成在台阶式结构的上表面上的第二层310可余留下来。因此，在对第二层310进行的各向同性蚀刻工艺期间，第二层310的位于台阶式结构的上表面及下表面上的部分可余留下来，且第二层310的位于台阶式结构的侧表面上的部分可被移除。

第二层310的侧部部分可被移除以暴露出第一层300，且因此第一层300可通过各向同性蚀刻被移除。如上所述，由于第一层300已被弱化，因此第一层300可比已被致密化的第二层310更快速地被移除。因此，在各向同性蚀刻工艺期间，形成在上表面上的第一层300及第二层310与形成在下表面上的第一层300及第二层310可分离。

这相对于形成第一层300且接着形成第二层310而不实行弱化的现有技术工艺来说可具有优点。由于对第二层310实行致密化工艺且第一层300也由此被一同致密化，因此第一层300的蚀刻速率可降低，此可能在后续各向同性蚀刻工艺中对移除第一层300及第二层310的侧部部分造成不利影响。然而，根据本公开，可实行第一层300的弱化以抵消可在对第二层310的致密化期间实行的对第一层300的致密化。即使当通过第二层的致密化使第一层300的至少一部分的组分的键合强化时，由于第一层300的键合结构已通过前一操作中对第一层300的弱化而被弱化，因此可在将第一层300的蚀刻速率维持为高于第二层310的蚀刻速率的同时实行后续各向同性蚀刻。

在一些实施例中，可在形成第一层300期间施加高密度等离子体，且可在形成第二层310期间施加低密度等离子体。因此，在形成第一层300期间供应的等离子体密度可高于在形成第二层310期间供应的等离子体密度。在其他实施例中，在形成第一层300期间可施加使用含氢材料的等离子体，且在形成第二层310期间可施加使用无氢材料(或含少量氢的材料)的等离子体。因此，在形成第一层300期间供应的等离子体的含氢比可高于在形成第二层310期间供应的等离子体的含氢比。

之后，如图6所示，在各向同性蚀刻之后可在结构上形成层间绝缘层250。层间绝缘层250可由与位于台阶式结构的牺牲层220之间的绝缘层210相同的材料形成。举例来说，台阶式结构的牺牲层220可为氮化硅层，台阶式结构的绝缘层210可为氧化硅层，且层间绝缘层250可为氧化硅层。

之后，在层间绝缘层250的上表面上，可通过图案化形成连接到牺牲层220的至少一部分的通孔触点260。在替代实施例中，通孔触点260可在对牺牲层220进行蚀刻以形成导电字线结构之后形成。

之后，可实行形成导电字线结构的操作。参照图7，可实行移除牺牲层(图6所示220)及焊盘层(图6所示300及310)的操作。举例来说，可对牺牲层及焊盘层进行蚀刻以暴露出沟道(未示出)、绝缘层210、层间绝缘层250及通孔触点260。因此，可移除包括牺牲层(图6所示220)及焊盘层(图6所示300及310)的牺牲字线结构。在替代实施例中，在对牺牲层及焊盘层进行蚀刻期间，同时也可移除形成在衬底200上的焊盘层(图6所示300'及310')，且因此可暴露出衬底200的上表面的一部分。

参照图8，可通过暴露出的空间形成导电字线结构wl。可形成导电字线结构wl来对应于被移除牺牲字线结构的空间。也就是说，可通过在被移除牺牲层及焊盘层的空间中填充导电材料来形成导电字线结构。

所形成的导电字线结构wl可包括朝沟道延伸的导电层c0、位于导电层c0上的第一导电层c1及第二导电层c2。换句话说，导电字线结构wl可包括与牺牲层(图6所示220)对应的字线导电层c0、与第一层(图6所示300)对应的第一导电层c1以及与第二层(图6所示310)对应的第二导电层c2。

如上所述，由于第一层300被弱化且第二层310被致密化，因此与第一层300相比，在各向同性蚀刻期间，所移除的第二层310可更少。因此，和与第一层300对应的第一导电层c1相比，与第二层310对应的第二导电层c2可突出。尽管图8示出与第一导电层c1相比第二导电层c2在一个侧部部分处突出，然而此仅为实例，且与第一导电层c1相比第二导电层c2可在两个端部部分处突出。

可将根据本公开实施例的衬底处理方法总结为如下。

-操作1：将包括绝缘层及第一牺牲层的堆叠结构堆叠多次(参见图1)。

-操作2：通过蚀刻堆叠结构形成台阶式结构(参见图2)。

-操作3：在第一牺牲层上形成第二牺牲层(第一层300)以及使第二牺牲层的至少一部分弱化(参见图3)。所述弱化可在形成第二牺牲层之后实行或者可通过调整形成第二牺牲层过程中的工艺参数来实行。

-操作4：在第二牺牲层(参见图4)上形成第三牺牲层(第二层310)。

-操作5：对牺牲字线结构的至少一部分进行蚀刻(例如，各向同性蚀刻或湿法蚀刻)，所述牺牲字线结构包括第一牺牲层、第二牺牲层及第三牺牲层(参见图5)。

-操作6：在牺牲字线结构上形成层间绝缘层以及形成通孔触点(参见图6)。所述形成通孔触点可在形成字线之后实行。

-操作7：移除牺牲字线结构(参见图7)。

-操作8：形成与牺牲字线结构对应的导电字线结构(参见图8)。

由此，根据本公开，在形成与焊盘层的上部部分对应的第二层期间可能发生的对第一层的致密化(或者在形成第二层之后可实行的对第一层的致密化)可被在先前破坏与焊盘层的下部部分对应的第一层的至少一部分(例如，上表面区)的键合结构抵消。也就是说，通过利用对第一层预先实行的弱化来防止在通过对第一层上的第二层进行的选择性等离子体工艺而将第二层的上表面及下表面上的一些部分致密化的同时可能发生的对下伏的第一层的致密化，可在后续各向同性蚀刻期间将第一层顺利地移除。因此，在台阶式结构的顶部部分与底部部分之间第一层与第二层可完全分离，从而防止在字线之间发生短路。

如上所述，根据本公开的实施例，在使包括表面区d以及位于表面区d之下的内侧区c的第一层300弱化期间可实行高于特定阈值的能量施加。因此，内侧区c可具有第一蚀刻速率，表面区d可具有第二蚀刻速率，且第二蚀刻速率可因源自于键合结构的破坏的表面区d的弱化状态而高于第一蚀刻速率。

之后，可将第二层310致密化，且因此第一层300的表面区d也可能被一同致密化。在这种情形中，可通过表面区d的致密化将第二蚀刻速率减小回来。因此，表面区d的第二蚀刻速率可实质上等于内侧区c的第一蚀刻速率。

在替代实施例中，可将表面区d的第二蚀刻速率维持为高于内侧区c的第一蚀刻速率，而不论在第二层310的致密化期间可能发生的对第一层300的表面区d的致密化如何。更具体来说，可通过调整在使第一层300弱化期间施加的能量来调整表面区d的第二蚀刻速率。举例来说，在使第一层300弱化期间可施加显著量的能量以显著提高表面区d的第二蚀刻速率，且因此仍可将表面区d的第二蚀刻速率维持为高于内侧区c的第一蚀刻速率，而不论第二层310的致密化如何。换句话说，可通过调整(例如，显著增加)在使第一层300弱化期间施加的能量来调整(例如，提高)表面区d的第二蚀刻速率。

在另外的实施例中，可通过调整(例如，减少)在将第二层310致密化期间施加的能量来调整(例如，提高)表面区d的第二蚀刻速率。换句话说，可通过降低表面区d的致密化来实质上提高第二蚀刻速率。

图9及图10示出根据本公开实施例的衬底处理方法。根据这些实施例的衬底处理方法可为根据以上实施例的衬底处理方法的修改形式。在下文中，为简明起见将省略实施例之间重复的说明。

参照图9，通过增加在使第一层300弱化期间施加的能量，或者通过减少在将第二层310致密化期间施加的能量，在提高表面区d的第二蚀刻速率之后可实行各向同性蚀刻工艺。在这种情形中，表面区d的第二蚀刻速率可仍高于内侧区c的第一蚀刻速率及第二层310的第三蚀刻速率，且因此在各向同性蚀刻期间可在表面区d中形成最深的凹部。

举例来说，在各向同性蚀刻之后，在第一层300中，可在表面区d中形成上部凹部r1，且可在内侧区c中形成下部凹部r2。在这种情形中，上部凹部r1的延长长度(即，凹部在横向方向上的深度)可大于下部凹部r2的延伸长度。同时，可在第二层310的侧壁中形成凹部。由于第二层310处于致密化状态，因此形成在第二层310中的凹部的延伸长度可小于上部凹部r1的延伸长度且可小于下部凹部r2的延伸长度。

图10示出基于第一层300及第二层310而形成的导电字线结构。参照图10，导电字线结构wl可包括与牺牲层(图6所示220)对应的字线导电层c0、与第一层(图6所示300)对应的第一导电层c1以及与第二层(图6所示310)对应的第二导电层c2。

第一导电层c1可包括表面区d'及位于表面区d'之下的内侧区c'。在这种情形中，第一导电层c1可包括表面区d'中的上部凹部r1'及内侧区c'中的下部凹部r2'。上部凹部r1'的延伸长度可大于下部凹部r2'的延伸长度。另外，可在第二导电层c2的侧壁中形成凹部。在这种情形中，形成在第二导电层c2中的凹部的延伸长度可小于上部凹部r1'的延伸长度且可小于下部凹部r2'的延伸长度。

图11是根据本公开实施例的半导体器件的电路图。所述半导体器件可通过根据以上实施例的衬底处理方法形成。在下文中，为简明起见将省略实施例之间重复的说明。

参照图11，半导体存储器器件可包括衬底200、存储单元串mcs、第一字线wl1及第二字线wl2。

存储单元串mcs可具有在衬底200上突出及延伸的结构。存储单元串mcs可包括多个存储单元。尽管在图11中仅示出四个存储单元，然而一个存储单元串mcs根据需要可包括更少或更多的存储单元。

第一字线wl1可连接到第一存储单元mc1。举例来说，第一字线wl1可被形成为朝第一存储单元mc1的沟道延伸。同样地，第二字线wl2可连接到第二存储单元mc2，且可被形成为朝第二存储单元mc2的沟道延伸。

第一字线wl1及第二字线wl2中的至少一者可包括通过图2到图10所示操作形成的字线结构。因此，第一字线wl1及第二字线wl2中的至少一者可包括朝沟道延伸的字线导电层c0、位于字线导电层c0上的第一导电层c1以及位于第一导电层c1上的第二导电层c2。

如上所述，字线导电层c0、第一导电层c1及第二导电层c2中的每一者可包括侧部部分上的凹部。第一导电层c1的凹部的宽度可大于字线导电层c0的凹部的宽度。另外，第一导电层c1的凹部的宽度可大于第二导电层c2的凹部的宽度。

更具体来说，第一导电层c1可包括表面区d及位于表面区d之下的内侧区c。在这种情形中，第一导电层可包括表面区d中的上部凹部r1'及内侧区c中的下部凹部r2'，且上部凹部r1'的宽度(即，在水平方向上的延伸长度)可大于下部凹部r2'的宽度(即，在水平方向上的延伸长度)。

第一导电层的凹部的形状(具体来说，上部凹部r1'的形状及下部凹部r2'的形状)可因以上衬底处理方法而形成。也就是说，第一导电层的凹部的形状(具体来说，第一导电层的上部凹部r1'的形状及下部凹部r2'的形状)可通过使第一层弱化和/或通过将第二层致密化(以及通过调整其工艺参数)来形成。

尽管在图10及图11所示实施例中已阐述了与字线相关的结构特征，然而本公开并非仅限于此。在图10及图11中阐述的本公开的实施例中的半导体器件可包括根据以上方法的特征中的任意者或所有者，且这些特征可不相矛盾地包括在内。

图12a到图12d示出根据本公开实施例的衬底处理方法。根据这些实施例的衬底处理方法可为根据以上实施例的衬底处理方法的修改形式。在下文中，为简明起见将省略实施例之间重复的说明。

参照图12a，可形成栅极堆叠，且接着可形成台阶式(阶梯)结构。举例来说，可通过交替地堆叠sio膜与sin膜来形成栅极堆叠。台阶式结构可通过对堆叠结构进行的减薄工艺(slimmingprocess)形成。随后，可在台阶式结构上形成第二sin膜。第二sin膜可通过peald形成，可使用二氯硅烷(dichlorosilane，dcs)或氨基硅烷源作为硅(si)源，且可使用nh3作为氮(n)源。nh3可由等离子体活化并与si源进行反应。因此，可在台阶式结构的上表面、侧表面及下表面上形成sin膜。

之后，参照图12b，可对第二sin膜实行等离子体处理。通过实行等离子体处理，第二sin膜的表面的键合结构可被破坏。为此，可施加高于临界点(或阈值)的等离子体功率。因此，可能发生薄膜键合结构破坏而不会因离子轰击而使薄膜致密化。

之后，参照图12c，在此操作中，可通过peald在第二sin上形成第三sin膜。可使用dcs或基于氨基硅烷的si源作为硅源，且可使用nh3或n2作为n源。nh3可由等离子体活化并与si源进行反应以在衬底上形成第三sin膜。然而，第三sin膜的wer可被设定成低于第二sin膜的wer。由于wer随着膜中的氢含量增加而提高，因此所供应的nh3的量可小于形成第二sin膜的nh3的量。举例来说，可减小nh3流动速率或者与操作(b)相比可缩短nh3供应时间。在另一实例中，可通过使用无氢n2气体形成第三sin膜来形成具有比使用nh3的第二sin膜低的wer的第三sin膜。

如上所述，当形成第三sin膜时，下伏的第二sin膜的表面区(上部区)的wer可因在形成第三sin膜期间施用的等离子体的影响而变得低于第二sin膜的内侧区(下部区)的wer。因此，可在形成第三sin膜之前对第二sin膜的表面部分进行等离子体处理来使第二sin膜的表面部分的键合结构弱化。之后，当形成第三sin膜时，第二sin膜的表面部分的wer可维持第二sin膜的原始(预期)wer。

参照图12d，可实行选择性蚀刻以移除在台阶的侧表面上沉积的sin膜。另一方面，形成在上表面及下表面上的sin膜可余留下来以形成将连接到在后续工艺中形成的通孔孔金属膜的接地焊盘。选择性蚀刻可由在形成第二sin膜及第三sin膜期间供应的自由基的线性度造成。也就是说，沉积在台阶式结构的上表面及下表面上的sin膜(与自由基的传播方向垂直)可比沉积在台阶式结构的侧表面上的sin膜(与自由基的传播方向平行)受到自由基的离子轰击更大程度地硬化。因此，在随后的湿法蚀刻工艺中，可首先对侧部sin膜进行蚀刻。

由此，可通过引入具有不同的wer的sin化合物膜来改善图12d所示湿法蚀刻中的蚀刻选择性。也就是说，在湿法蚀刻期间对上表面及下表面的sin膜进行的蚀刻可因第三sin膜具有低wer而被最小化。也就是说，第三sin膜可用作下伏的sin膜的保护膜。

本公开的发明人已发现存在妨碍双sin膜(双层的sin层)的蚀刻选择性的因素。更具体来说，据发现，由于在形成第三sin膜期间施用的等离子体的影响，第二sin膜的与第三sin膜的边界层中的一部分的wer低于第二sin膜的另一部分的wer。因此，当对形成在台阶的侧表面上的第二sin膜进行湿法蚀刻时，残留的sin膜可余留在台阶上，这可能是改善蚀刻选择性的障碍。另外，据发现，由于在侧表面上余留的第二sin膜，因此当对上表面及下表面上的sin膜进行连接且在后续工艺中以金属来取代上表面及下表面上的sin膜时，会发生短路。

根据本公开的技术理念，可解决上述问题。也就是说，如在图12b中所述，可通过等离子体处理来使靠近第二sin膜的上表面的第二sin膜的键合结构弱化，且因此即使当随后形成第三sin膜时，仍可将第二sin膜的表面上的wer的跃迁区最小化。图13a及图13b示出根据是否存在操作(b)而定的wer相对于每一部分的差异。

参照图13a，可将第二sin膜的区a划分成内侧区c以及包括跃迁区d的表面区d。第三sin膜的区b可接触第二sin膜的跃迁区d，且跃迁区d可为第三sin膜与第二sin膜之间的边界区。边界区可对应于第二sin膜的一部分，具体来说，对应于第二sin膜的接触第三sin膜的表面。

如上所述，第三sin膜可具有比第二sin膜低的wer。也就是说，第三sin膜可为致密膜且可通过适当地调整等离子体条件(例如，使用氢含量低的氮反应气体或通过降低氨供应)来实现。然而，当在第二sin膜上沉积第三sin膜时，第二sin膜的表面可受到用于形成比第二sin膜更致密的第三sin膜的等离子体的影响而具有比第二sin膜所需的膜品质低的wer。也就是说，如图13a所示，可在第二sin膜的表面上形成wer跃迁区d。

跃迁区d可使得难以移除台阶的侧表面上的第二sin膜。也就是说，由于不同的湿法蚀刻条件，应添加单独的蚀刻工艺，由此增加生产时间及成本且增大工艺的难度。另外，由于余留在台阶的侧表面上的sin膜，因此上表面(下表面)与侧表面之间的sin膜的蚀刻选择性可降低。另外，可能存在不平衡，因为sin膜余留在台阶的一个侧表面上但不余留在台阶的另一侧表面上。

另外，当台阶的数目增大时，可需要形成低厚度的sin膜且因此可减小湿法蚀刻时间裕度(即，缩短可进行湿法蚀刻的时间)，由此增大侧表面sin膜余留下来而不会被充分移除(因跃迁区d)的可能性。在随后的金属填充工艺中余留的sin膜可连接台阶的上表面及下表面的sin膜(接地焊盘；在随后的工艺中被金属填充)，此可引起半导体器件的短路问题。

在图13b中，可使第二sin膜(即，下伏的sin膜)弱化。更具体来说，在沉积第二sin膜之后，可对第二sin膜的表面进行等离子体处理以破坏第二sin膜的表面的键合结构并导致低致密膜。为此，通过施加高于特定临界点的等离子体功率，薄膜的表面键合可被破坏而不会将薄膜致密化。之后，当沉积第三sin膜时，即使第二sin膜的表面受到用于沉积第三sin膜的等离子体的影响，由于第二sin膜的表面被事先软化，因此可抑制或最小化在形成第三sin膜期间因等离子体而在第二sin膜的表面区d中产生wer跃迁区d。

图14a及图14b是图13a及图13b所示实施例的修改形式，在图14a及图14b中向第二sin膜(即，下伏的sin膜)施加更强的弱化。更具体来说，在沉积第二sin膜之后，通过对第二sin膜的表面进行比在图13a及图13b所示实例中强得多的等离子体处理，即使在沉积第三sin膜之后，第二sin膜的表面区d的大部分的wer仍可高于下伏的内侧区c的wer且还可抑制wer跃迁区d的产生。因此，可更容易地蚀刻第二sin膜的表面区d的所述部分，且因此，可顺利地处理减小的湿法蚀刻时间裕度。

图15示出根据是否向第二sin膜施加等离子体处理而定的层的侧部/顶部湿法蚀刻选择性。在100:1的条件下使用dhf来实行随后的湿法蚀刻。根据实验数据而定，当实行等离子体处理时，可实现高达30％的选择性改善。具体来说，在实行等离子体处理的情形中，当施加包含氮的材料时(即，当供应与薄膜的组分对应的材料时)可改善蚀刻选择性。

由此，根据本公开的实施例，在台阶式栅极堆叠结构中可通过peald来形成第一sin膜，且接着可通过等离子体处理来将第一sin膜的表面软化。之后，可在用于形成比第一sin膜更致密的膜的等离子体条件下通过peald形成第二sin膜。可通过利用等离子体处理提前软化第一sin膜的表面来抑制在第一sin膜与第二sin膜之间的边界层中形成wer跃迁区，且因此，可改善台阶式结构中的湿法蚀刻选择性。

将理解，附图中的每一部分的形状均是例示性的以用于清楚地理解本公开。应注意，本公开可被修改成除所示形状之外的各种形状。附图中相同的参考编号可指代相同的元件。

对所属领域中的一般技术人员来说将显而易见的是，本公开并非仅限于以上实施例及附图，且在不背离本公开的精神及范围的条件下可在本文中作出各种替代、修改及更改。

应理解，本文中所述的实施例应被视为仅具有说明性意义，而并非用于限制目的。对每一实施例中的特征或方面的说明通常应被视为可用于其他实施例中的其他类似特征或方面。

尽管已参照各个图阐述了一个或多个实施例，然而所属领域中的一般技术人员将理解，在不背离由以上权利要求所界定的本公开的精神及范围的条件下，在本文中可作出形式及细节上的各种改变。