一种具有T型掩蔽层结构的碳化硅MOSFET器件的制作方法

本发明属于微电子技术领域，具体涉及一种具有t型掩蔽层结构的碳化硅mosfet器件。

背景技术：

宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率及抗辐照的半导体器件。在功率电子领域中，功率金属氧化物半导体场效应晶体管(mosfet，metal-oxide-semiconductor-field-effect-transistor)已经被广泛引入，它具有栅极驱动简单，开关时间短等特点。

槽栅结构mosfet是继mosfet之后新发展的一种高效功率开关器件，它采用沟槽型栅极结构场效应管，不仅继承了mos场效应管输入阻抗高(≥10⁸ω)、驱动电流小(0.1μa左右)的优点，还具有耐高压、工作电流大、输出功率高、跨导线性好和开关速度快等优良特性。由于它将电子管与功率晶体管的优点集于一身，因此在开关电源、逆变器、电压放大器、功率放大器等电路中获得广泛应用。因此高击穿电压、大电流、低导通电阻是功率mosfet器件最为关键的指标。

目前，在传统的槽栅结构mosfet器件中已经能够通过设计使其达到较高的耐压水平，但是在实际应用中，槽栅结构mosfet器件中的栅氧化层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种具有t型掩蔽层结构的碳化硅mosfet器件。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种具有t型掩蔽层结构的碳化硅mosfet器件，包括从下至上依次设置的漏电极、n型掺杂衬底层、n型漂移区和p型基区；

所述p型基区上设置有p型源区和n型源区；

所述p型基区的内部设置有槽栅结构，所述槽栅结构的底部延伸至所述n型漂移区的内部，所述槽栅结构的顶部延伸出所述p型基区的上表面；

所述槽栅结构的下方设置有t型掩蔽层结构，且所述t型掩蔽层结构的上表面与所述槽栅结构的下表面接触；

所述p型源区和所述n型源区上设置有源电极；

所述槽栅结构上设置有栅电极。

在本发明的一个实施例中，两个所述p型源区均呈杆状，分别位于所述p型基区上表面的两端；

两个所述n型源区均呈杆状，分别位于两个所述p型源区的内侧且与对应侧的所述p型源区相接触；

所述槽栅结构包括栅介质沟槽和位于所述栅介质沟槽内部的导电材料，其中，所述栅介质沟槽伸出所述p型基区上表面的部分同时与两个所述n型源区的侧面接触。

在本发明的一个实施例中，所述p型源区呈环状，且环绕所述p型基区上表面的四周；

所述n型源区呈环状，位于所述p型源区环状的内侧；

且所述n型源区的外侧面与所述p型源区的内侧面相接触；

所述槽栅结构包括栅介质沟槽和位于所述栅介质沟槽内部的导电材料，其中，所述栅介质沟槽伸出所述p型基区上表面的部分位于所述n型源区上表面的中心，且与所述n型源区的内侧面相接触。

在本发明的一个实施例中，所述栅电极设置在所述导电材料的上表面。

在本发明的一个实施例中，所述t型掩蔽层结构包括上下连接的第一掩蔽部和第二掩蔽部，其中，所述第一掩蔽部和所述第二掩蔽部均为长方形结构，所述第一掩蔽部的长度a与所述栅介质沟槽的长度相同，所述第二掩蔽部的长度b小于所述第一掩蔽部的长度a。

在本发明的一个实施例中，所述第一掩蔽部的厚度c为0.3-0.5μm，所述第二掩蔽部的长度b为0.5-1μm，厚度d为0.3-0.5μm。

在本发明的一个实施例中，所述掩蔽层结构通过金属线连接所述源电极。

在本发明的一个实施例中，所述掩蔽层结构为p型掺杂，掺杂浓度为1×10¹⁸-5×10¹⁸cm^-3。

在本发明的一个实施例中，所述掩蔽层结构通过外延工艺形成。

与现有技术相比，本发明的有益效果在于：

本发明的具有t型掩蔽层结构的碳化硅mosfet器件，通过在槽栅结构的底部增加t型掩蔽层结构，降低了槽栅结构拐角处的电场集中，提高了mosfet器件的击穿电压，而且由于t型掩蔽层结构的存在，减小了器件的栅电极与漏电极的交叠面积，缓解了两电极之间的电容耦合，减小了栅漏电容，使得器件工作过程中给栅漏电容充电的电荷量减少，增大了器件的开关速度，同时也减少了器件的开关功耗。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件的结构示意图；

图2是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件的部分尺寸标注示意图；

图3是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件除去电极的俯视图；

图4是本发明实施例提供的另一种具有t型掩蔽层结构的碳化硅mosfet器件除去电极的俯视图；

图5-图11是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件制备方法步骤的中间体的结构示意图，其中：

图5是n型掺杂衬底层与n型漂移区的结构示意图；

图6是形成p型基区的结构示意图；

图7是形成p型源区和n型源区的结构示意图；

图8是形成凹槽的结构示意图；

图9是形成掩蔽层结构的结构示意图；

图10是形成槽栅结构的结构示意图；

图11是形成电极金属的结构示意图。

附图标记说明

1-漏电极；2-n型掺杂衬底层；3-n型漂移区；4-p型基区；5-p型源区；6-n型源区；7-槽栅结构；8-t型掩蔽层结构；9-源电极；10-栅电极；11-栅介质沟槽；12-导电材料；13-第一掩蔽部；14-第二掩蔽部。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种具有t型掩蔽层结构的碳化硅mosfet器件进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

请参见图1，图1是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件的结构示意图，如图所示，本实施例的具有t型掩蔽层结构的碳化硅mosfet器件包括，从下至上依次设置的漏电极1、n型掺杂衬底层2、n型漂移区3和p型基区4。具体地，漏电极1为ti/ni/al合金金属层，厚度为2-5μm。n型掺杂衬底层2作为重掺杂衬底用于减小器件导通电阻并传输电流，其厚度为2-5μm，掺杂浓度为5×10¹⁸-1×10²⁰cm^-3。n型漂移区3作为轻掺杂区用于反向截至工作下承担漏电极1的电压，防止器件被击穿，其厚度为8-10μm，掺杂浓度为1×10¹⁵-1×10¹⁶cm^-3，因为掺杂浓度过高，器件导通电阻减小，器件击穿电压会降低。p型基区4作为轻掺杂p型源区用于将漏电极1与源电极9隔离并在栅电极10开启时形成导电沟道，厚度为0.5-3μm，厚度过大会增加器件导电沟道的长度，使得导通电阻增大，掺杂浓度为1×10¹⁷-53×10¹⁷cm^-3，因为掺杂浓度过高，器件的阈值电压偏高，栅充电速度降低，对器件栅电极驱动电路要求增大，掺杂浓度过低，器件阈值电压偏低，容易误开启，所以综合考虑选择掺杂浓度为1×10¹⁷-3×10¹⁷cm^-3。

进一步地，p型基区4上设置有p型源区5和n型源区6，p型基区4的内部设置有槽栅结构7，槽栅结构7的底部延伸至n型漂移区3的内部，槽栅结构7的顶部延伸出p型基区4的上表面，p型源区5和n型源区6上设置有源电极9，槽栅结构7上设置有栅电极10。

请结合参见图2和图3，如图所示，两个p型源区5均呈杆状，分别位于p型基区4上表面的两端，两个n型源区6均呈杆状，分别位于两个p型源区5的内侧且与对应侧的p型源区相接触。槽栅结构7包括栅介质沟槽11和位于栅介质沟槽11内部的导电材料12，栅介质沟槽11伸出p型基区4上表面的部分同时与两个n型源区6的侧面接触。进一步地，源电极9设置在p型源区5和n型源区6上，栅电极10设置在导电材料12的上表面。在本实施例中，p型源区5用于连接p型基区4和源电极9，p型源区5的长度e为0.25-1μm，厚度f为0.25-1μm，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。n型源区6用于将电流收集并传导至源电极9，其长度g为0.25-1μm，厚度h为0.25-1μm，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。栅介质沟槽11为二氧化硅层沟槽，用于形成凹槽型的导电沟道，其厚度i为50-60nm，所述二氧化硅层通过干氧氧化工艺与湿氧氧化工艺制备而成。导电材料12通过淀积工艺填充在栅介质沟槽11的内部，用于控制器件的开启与关断，其材料为硼离子掺杂的多晶硅材料，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。栅电极10为al金属层，厚度为2-5μm。

请结合参见图2和图4，如图所示，p型源区5呈环状，且环绕p型基区4上表面的四周，n型源区6呈环状，位于p型源区5环状的内侧，且n型源区6的外侧面与p型源区5的内侧面相接触。槽栅结构7包括栅介质沟槽11和位于栅介质沟槽11内部的导电材料12，其中，栅介质沟槽11伸出p型基区4上表面的部分位于n型源区6上表面的中心，且与n型源区6的内侧面相接触。进一步地，源电极9设置在p型源区5和n型源区6上，栅电极10设置在导电材料12的上表面。在本实施例中，p型源区5用于连接p型基区4和源电极9，其长度e为0.25-1μm，厚度f为0.25-1μm，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。n型源区6用于将电流收集并传导至源电极9，其长度g为0.25-1μm，厚度h为0.25-1μm，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。栅介质沟槽11为二氧化硅层沟槽，用于形成凹槽型的导电沟道，其厚度i为50-60nm，所述二氧化硅层通过干氧氧化工艺与湿氧氧化工艺制备而成。导电材料12通过淀积工艺填充在栅介质沟槽11的内部，用于控制器件的开启与关断，其材料为硼离子掺杂的多晶硅材料，掺杂浓度为1×10¹⁹-1×10²⁰cm^-3。栅电极10为al金属层，厚度为2-5μm。

更进一步地，槽栅结构7的下方设置有t型掩蔽层结构8，且t型掩蔽层结构8的上表面与槽栅结构7的下表面接触，且未与p型基区4的下表面接触。具体地，t型掩蔽层结构8包括第一掩蔽部13和第二掩蔽部14，其中，第一掩蔽部13和第二掩蔽部14均为长方形结构，且第一掩蔽部13的长度a与栅介质沟槽11的长度相同，第二掩蔽部14的长度b小于第一掩蔽部13的长度a。在本实施例中，第一掩蔽部13的厚度c为0.3-0.5μm，第二掩蔽部14的长度b为0.5-1μm，厚度d为0.3-0.5μm。第一掩蔽部13和第二掩蔽部14形成上宽下窄的t型结构。

在本实施例中，t型掩蔽层结构8为p型掺杂，掺杂浓度为1×10¹⁸-5×10¹⁸cm^-3，t型掩蔽层结构8通过外延工艺形成。在半导体器件中，若没有t型掩蔽层结构8，当器件处于正向阻断工作模式下，由于栅介质沟槽11拐角处电场聚集使得器件在小于理想击穿电压下击穿，在栅介质沟槽11的底部增加掩蔽层结构8，由于掩蔽层结构8为p型掺杂区，与n型漂移区3之间形成pn结耗尽区，器件正向阻断时漏极压降降落于所述pn结处，改变了器件的电场分布，降低了栅介质沟槽11拐角处的电场强度，提高了半导体器件的击穿电压，而且，由于掩蔽层结构8的存在，减小了器件的栅电极10与漏电极1的交叠面积，缓解了两电极之间的电容耦合，减小了栅漏电容，使得器件工作过程中给栅漏电容充电的电荷量减少，增大了器件的开关速度，同时也减少了器件的开关功耗。

在本实施例中，当所述mosfet器件应用在高频时，可以通过内部金属连线将掩蔽层结构8与源电极9相连接，当所述mosfet器件应用在常开型开关时，掩蔽层结构8可不连接电极。

本实施例的具有t型掩蔽层结构的碳化硅mosfet器件，通过在槽栅结构7的底部增加t型掩蔽层结构8，由于掩蔽层结构8为p型掺杂区，与n型漂移区3之间形成pn结耗尽区，器件正向阻断时漏极压降降落于所述pn结处，改变了器件的电场分布，降低了槽栅结构7拐角处的电场强度，提高了半导体器件的击穿电压，而且，由于t型掩蔽层结构8的存在，减小了器件的栅电极10与漏电极1的交叠面积，缓解了两电极之间的电容耦合，减小了栅漏电容，使得器件工作过程中给栅漏电容充电的电荷量减少，增大了器件的开关速度，同时也减少了器件的开关功耗。

请参见图5-图11，图5-图11是本发明实施例提供的一种具有t型掩蔽层结构的碳化硅mosfet器件制备方法步骤的中间体的结构示意图。本实施例的mosfet器件的制备方法，具体包括以下步骤：

在衬底上进行外延生长，具体地，请参见图5，选择碳化硅衬底作为n型掺杂衬底层2，在所述碳化硅衬底上表面外延生长8-10μm的氮离子掺杂的n型漂移区3，掺杂浓度为1×10¹⁵-1×10¹⁶cm^-3。

形成p型基区，具体地，请参见图6，在n型漂移区3的上表面外延形成p型基区4，厚度为0.5-3μm，掺杂浓度为1×10¹⁷-3×10¹⁷cm^-3。

形成p型源区和n型源区，具体地，请参见图7，在p型基区4的上表面通过离子注入的方式形成p型源区5和n型源区6，p型源区5的掺杂浓度为1×10¹⁹-1×10²⁰cm^-3，n型源区6的掺杂浓度为1×10¹⁹-1×10²⁰cm^-3，p型源区5和n型源区6的厚度为0.25-1μm。

形成凹槽，具体地，请参见图8，通过刻蚀形成凹槽，所述凹槽贯穿n型源区6和p型基区4，并延伸至n型漂移区3中，所述凹槽的长度l为1-3μm，深度m为2-4μm，所述凹槽的底部设置有凸台结构，所述凸台结构的长度j为0.5-1μm，深度k为0.3-0.5μm，所述凸台结构用于外延形成第二掩蔽部14。

形成掩蔽层结构，具体地，请参见图9，通过外延填满所述凸台结构，形成第二掩蔽部14，并在第二掩蔽部14的上方继续外延形成第一掩蔽部13，第一掩蔽部13的厚度为0.3-0.5μm，第一掩蔽部13和第二掩蔽部14形成上宽下窄的t型掩蔽层结构8，掩蔽层结构8为p型掺杂，掺杂浓度为1×10¹⁸-5×10¹⁸cm^-3。

形成槽栅结构，具体地，请参见图10，通过干氧氧化工艺与湿氧氧化工艺形成二氧化硅栅介质沟槽11，栅介质沟槽11作为凹槽型的导电沟道，其厚度为50-60nm。在栅介质沟槽11的内部淀积硼离子掺杂的多晶硅，作为导电材料12，所述硼离子掺杂的多晶硅的掺杂浓度为1×10¹⁹-1×10²⁰cm^-3，栅介质沟槽11和导电材料12形成槽栅结构7。

形成电极金属，具体地，请参见图11，在导电材料12的上表面淀积金属层，作为栅电极10，在p型源区5和n型源区6的上表面淀积金属层，作为源电极9，在n型掺杂衬底层2的下表面淀积金属层，作为漏电极1。源电极9和漏电极1为ti/ni/al合金金属层，栅电极10为al金属层，其厚度均为2-5μm。

通过本实施例的制备方法得到的具有t型掩蔽层结构的碳化硅mosfet器件，在槽栅结构7的底部增加t型掩蔽层结构8，由于t型掩蔽层结构8为p型掺杂区，与n型漂移区3之间形成pn结耗尽区，器件正向阻断时漏极压降降落于所述pn结处，改变了器件的电场分布，降低了槽栅结构7拐角处的电场强度，提高了半导体器件的击穿电压，而且，由于t型掩蔽层结构8的存在，减小了器件的栅电极10与漏电极1的交叠面积，缓解了两电极之间的电容耦合，减小了栅漏电容，使得器件工作过程中给栅漏电容充电的电荷量减少，增大了器件的开关速度，同时也减少了器件的开关功耗。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。