鳍结构的制作方法

本公开涉及半导体结构，更具体地，涉及鳍结构以及制造方法。

背景技术：

鳍fet技术包括包含由衬底材料构成的鳍。然而，鳍弯曲一直是鳍fet技术中的问题。部分鳍弯曲是由浅沟槽隔离区域在固化期间产生的力引起的，这导致材料收缩且使鳍向外拉。在每个收缩技术节点的情况下，鳍弯曲的影响变得更糟，从而影响器件性能。例如，由于鳍的弯曲，器件可以具有不同的vt偏移或其他器件变化。

技术实现要素：

在本公开的方面，一种结构包括：由衬底材料形成的多个鳍；位于多个鳍结构中的选定鳍结构之间的半导体材料；以及位于多个鳍结构之间的间隔内的隔离区域。

在本公开的方面，一种方法包括：形成多个鳍结构；在多个鳍结构之上形成绝缘体衬里；在多个鳍结构之上和之间沉积保形厚半导体材料；将半导体材料蚀刻到预定厚度；在蚀刻的半导体材料之上沉积绝缘体材料；对绝缘体材料进行退火；以及使绝缘体材料凹陷。

在本公开的方面，一种方法包括：通过将衬底材料中的第一和第二沟槽蚀刻到第一深度来从衬底材料形成多个鳍结构，其中第二沟槽中的每一者具有大于第一沟槽中的任一个的宽度的宽度；在衬底材料上和多个鳍结构上形成保形的电介质层；沉积保形的半导体材料以填充第一沟槽并对第二沟槽进行加衬；以及在第一沟槽和第二沟槽内形成鳍隔离区域。

附图说明

通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。

图1示出了根据本公开的方面的多个鳍结构和相应的制造工艺。

图2示出了根据本公开的方面的位于多个鳍结构上的电介质衬里和相应的制造工艺。

图3示出了根据本公开的方面的位于电介质衬里上的半导体材料层和相应的制造工艺。

图4示出了根据本公开的方面的半导体材料的蚀刻和相应的结构。

图5示出了根据本公开的方面的除了其他特征之外的位于多个鳍结构之间的隔离材料以及相应的结构。

图6示出了根据本公开的方面的除了其他特征之外的位于多个鳍结构之间的凹陷的浅沟槽隔离区域以及相应的结构。

图7示出了使用透射电子显微镜(tem)的鳍结构的视图的横截面。

具体实施方式

本公开涉及半导体结构，更具体地，涉及鳍结构和制造方法。更具体地，本公开涉及具有减少的弯曲或没有弯曲的鳍的鳍fet技术。有利地，通过实施本文所述的方法，现在可以减少鳍弯曲，进而改善器件性能。本文描述的方法将减少器件变化并且易于与当前记录工艺集成。

在实施例中，减少鳍弯曲的方法包括形成具有绝缘体材料(例如，氧化物)的衬里的多个鳍结构。该方法还包括在鳍结构上沉积保形的半导体材料。在实施例中，半导体材料可以是si材料。使用非保形蚀刻工艺将半导体材料蚀刻至期望的厚度，以在所选择的邻近鳍结构之间保持一定的期望厚度。为了形成sti区域，在半导体材料之上以及在多个鳍结构之间沉积绝缘体材料，然后进行固化和退火处理。然后使绝缘体材料凹陷以形成sti区域。

在替代实施例中，减少鳍弯曲的方法包括：通过将衬底中的第一和第二沟槽蚀刻到第一深度来形成鳍，其中第二沟槽中的每一者具有大于第一沟槽中的任一个的宽度的宽度；在衬底上形成保形的电介质层；在衬底上沉积保形的半导体层以填充第一沟槽而不填充第二沟槽；以及通过沉积、退火以及凹陷电介质材料来形成鳍隔离。

本公开的鳍结构以及相关特征可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(ic)技术中采用了用于制造本公开的鳍结构以及相关特征的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，鳍结构以及相关特征的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。

图1示出了根据本公开的方面的多个鳍结构和相应的制造工艺。更具体地，图1的结构10包括衬底12。在实施例中，衬底12可以由任何合适的材料构成，包括但不限于si、sige、sigec、sic、gaas、inas、inp和其他iii/v或ii/vi化合物半导体。在实施例中，衬底12可以是体衬底或绝缘体上半导体(soi)技术。

使用常规的光刻和蚀刻工艺(例如，反应离子蚀刻)从衬底12形成多个鳍14。在实施例中，多个鳍14的形状可以是梯形的；尽管本文还考虑了其他形状，例如，矩形。在制造工艺中，例如，在衬底12上形成的抗蚀剂暴露于能量(光)以形成图案(开口)。将使用具有选择性化学(chemistry)的蚀刻工艺(例如，反应离子蚀刻(rie)通过抗蚀剂的开口在衬底12中形成一个或多个沟槽15。然后可以通过常规的氧灰化工艺或其他已知的剥离剂(stripant)去除抗蚀剂。

在这些工艺中，沟槽15在衬底12中形成预定深度，例如，150nm，其中沟槽15中的每一者包括间隔“x”、“x’”。在实施例中，间隔“x’”具有大于间隔“x”的宽度。在实施例中，邻近鳍结构14之间的间隔“x’”允许将对多个沟槽15的侧壁进行加衬(例如，对沟槽15和鳍结构14进行加衬)的材料的保形蚀刻工艺；而邻近沟槽之间的间隔“x”将仅允许填充沟槽15的材料的非保形的蚀刻工艺。在更具体的实施例中，间隔“x”可以是约15nm；而间隔“x’”大于15nm。

在替代实施例中，可以使用侧壁图像转移(sit)技术来制造多个鳍结构14。在sit技术中，例如，使用常规的沉积、光刻和蚀刻工艺在衬底12上形成芯轴。例如，在sit技术的示例中，使用常规的cvd工艺在衬底12上沉积芯轴材料，例如，sio2。在芯轴材料上形成抗蚀剂，并将该抗蚀剂暴露于光下以形成图案(开口)。通过开口执行反应离子蚀刻以形成芯轴。在实施例中，依赖于鳍结构14之间的所需尺寸，芯轴可以具有不同的宽度和/或间隔。在芯轴的侧壁上形成隔离物，该隔离物优选地是与芯轴不同的材料，并且使用本领域技术人员已知的常规沉积方法形成该隔离物。例如，隔离物可以具有与鳍结构14的尺寸匹配的宽度。使用对芯轴材料具有选择性的常规的蚀刻工艺去除或剥离芯轴。然后在隔离物的间隔内进行蚀刻以形成亚光刻特征。然后可以剥离侧壁隔离物。在实施例中，如本公开所预期的，鳍结构14也可以在该图案化工艺或其他图案化工艺期间形成或者通过其他常规图案化工艺形成。

图2示出了沉积在多个鳍结构14上的电介质衬里16。在实施例中，电介质衬里16是使用常规生长工艺在多个鳍结构14上生长的氧化物材料的保形层。例如，可以使用原位蒸汽生成工艺来生长电介质衬里16。在实施例中，电介质衬里16可具有约至约的厚度；尽管本文也考虑了其他尺寸。例如，电介质衬里16的厚度小于多个邻近鳍结构14之间的间隔“x”。本领域技术人员还应该理解，氧化物材料通常不用于晶体种子层。

图3示出了根据本公开的方面的位于电介质衬里16上的半导体材料层18和相应的制造工艺。在实施例中，半导体材料18可以是si材料。在替代实施例中，半导体材料18是可在随后的制造工艺(例如，氧化物材料的退火工艺)期间消耗的任何材料。例如，半导体材料18可以是衬底12的任何相同材料。

仍然参考图3，在电介质衬里16上(例如，在多个鳍结构14之上和之间)保形地沉积半导体材料18到期望的厚度。例如，在实施例中，可以在多个鳍结构14之上和之间通过化学气相沉积(cvd)或其他常规沉积工艺沉积半导体材料18到约或更大的厚度；尽管本文考虑了其他尺寸。通过更具体的示例，半导体材料18基本上或完全填充较小的间隔“x”并且对具有较大的间隔的“x’”的沟槽15加衬，例如，不填充间隔“x’”。在更具体的实施例中，半导体材料18可以沉积到允许在邻近鳍结构14之间的较小间隔“x”内的非保形蚀刻工艺的任何厚度(例如，到在随后的退火工艺期间将不允许半导体材料18的完全消耗的厚度)；同时允许在较大的间隔“x’”中半导体材料18的保形的蚀刻(例如，以减小半导体材料18的厚度，以便其在随后的退火工艺中可以被消耗)。

如图4所示，蚀刻半导体材料18以减小其在某些区域中的厚度，例如，在邻近鳍结构14之间的较大间隔“x’”内。特别地，在具有较大间隔“x’”的沟槽15内保形地蚀刻半导体材料，以及在具有较小间隔“x”的沟槽15内非保形地蚀刻半导体材料。以这种方式，较大间隔“x’”内的半导体材料18’的厚度将比较小间隔“x”内的半导体材料18”的厚度减小得更多。例如，在较大间隔“x’”内的半导体材料18’的厚度可以是约或更小，这将允许在随后的退火(例如，湿的和干的)工艺期间消耗半导体材料18’；然而，半导体材料18”处于在随后的退火工艺中将不允许消耗的厚度。在一个非限制性示例性示例中，具有间隔“x”的沟槽15内的半导体材料18”的高度可以是鳍结构14的高度的约30％-40％。

图5示出了除了其他特征之外的沉积在多个鳍结构14之间的隔离材料20。在实施例中，隔离材料20是绝缘体材料，例如，氧化物。在更具体的实施例中，隔离材料20是可流动的氧化物材料。隔离材料20经历本领域技术人员已知的固化工艺，然后进行化学机械抛光(cmp)工艺和退火工艺(由图5中的箭头表示)。在固化工艺期间，由于位于多个鳍结构14的侧面上的较小间隔“x”内的半导体材料18”的厚度，多个鳍结构14将不会弯曲(例如，保持垂直地直的)。而且，在退火工艺期间，半导体材料18’将被隔离材料20(例如，氧化物)消耗。更具体地，当si的薄膜(例如，约至或更小)在氧存在下被退火时，si将被消耗，从而形成sio2层。

在图6中，氧化物层16凹陷以在多个鳍结构14之间形成浅沟槽隔离区域22。在实施例中，可以通过选择性蚀刻工艺(例如，rie)使氧化物层16凹陷。氧化物层16应位于具有间隔“x”的沟槽15中的si材料18”上方。

图7示出了使用透射电子显微镜(tem)的鳍结构的视图的横截面。如图6中所示，氧化物层凹陷以在多个鳍结构14之间形成浅沟槽隔离区域22。在实施例中，可以通过选择性蚀刻工艺(例如，rie)使氧化物层凹陷。氧化物层16应位于具有间隔“x”的沟槽15中的si材料18”上方。

如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。