鳍式场效应晶体管sram的结构和方法
【技术领域】
[0001] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件。
【背景技术】
[0002] 半导体集成电路（1C)工业经历了快速发展。在1C发展过程中，功能密度（即，单 位芯片面积上互连器件的数量）通常已经增加，而几何尺寸（即，可使用制造工艺制造的最 小部件（或线））却已减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本 而带来益处。这种按比例缩小还增加了处理和制造1C的复杂性，并且为实现这些进步，需 要1C制造过程中的类似的发展。
[0003] 例如，通常将逻辑电路和嵌入式静态随机存取存储器（SRAM)单元集成到半导体 器件中来增加功能密度。这些应用的范围覆盖工业和科学子系统、汽车电子、手机、数码相 机、和微处理器等。仅仅按比例缩小半导体部件尺寸已经不足以满足更高SRAM密度的需 求。例如，当被制造成具有较小半导体几何尺寸时，具有平面型晶体管的传统SRAM单元结 构已经经历了器件性能降低和泄漏增加。应对这种挑战的一种方法是使用具有单鳍或多鳍 结构（例如，FinFET)的三维晶体管。例如，FinFET能够实施为控制金属氧化物半导体场效 应晶体管（M0SFET)的短沟道效应。为实现最优地短沟道控制和面积减小，期望鳍结构尽可 能薄。制造极薄的鳍结构的技术之一是间隔件光刻。例如，在芯轴图案的侧壁上形成间隔 件。在去除芯轴图案之后，间隔件在形成鳍结构的过程中成为蚀刻硅衬底的蚀刻掩模。芯 轴图案和间隔件的尺寸控制鳍结构的宽度和间距。芯轴图案和间隔件的临界尺寸（CD)均 匀性的严格控制是嵌入式鳍式场效应晶体管FinFET SRAM的设计挑战。
【发明内容】
[0004] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路 (1C)布局，包括：第一矩形区域，其中，所述第一矩形区域具有沿第一方向的较长边和沿第 二方向的较短边，所述第二方向垂直于所述第一方向；并且沿所述第一方向穿过所述第一 矩形区域的几何中心的第一虚线和沿所述第二方向穿过所述几何中心的第二虚线以逆时 针顺序将所述第一矩形区域划分为第一子区域、第二子区域、第三子区域和第四子区域，所 述第一子区域位于所述第一矩形区域的右上部分处；至少八个第一图案，位于所述1C布局 的第一层中，其中，每个所述第一图案均为沿所述第二方向在所述第一矩形区域上方纵向 地延伸的矩形形状；所述第一图案沿所述第一方向彼此地间隔开；所述第一图案的第一部 分、第二部分、第三部分和第四部分分别与所述第一子区域、所述第二子区域、所述第三子 区域和所述第四子区域重叠；所述第一图案的第一部分和第二部分为所述第一图案的相应 的第四部分和第三部分关于所述第一虚线的镜像；并且所述第一图案的第一部分和第四部 分为所述第一图案的相应的第二部分和第三部分的平移；至少八个第二图案，位于所述1C 布局的第二层中，其中，每个所述第二图案均为沿所述第二方向纵向地延伸的矩形形状，所 述第二图案沿所述第一方向彼此间隔开，当所述第一层与所述第二层叠置时，每个所述第 二图案均与所述第一图案中的一个部分地重叠并完全覆盖相应的第一图案的较长边；以及 多个第三图案，位于所述1C布局的第三层中，其中，每个所述第三图案均为矩形形状，所述 第三图案彼此间隔开，当所述第一层、所述第二层和所述第三层叠置时，每个所述第三图案 均与所述第一图案中的一个部分地重叠并覆盖所述相应的第一图案中未被所述第二图案 覆盖的较长边的一部分，其中：所述第一图案、所述第二图案和所述第三图案用于共同地限 定多个有源区域以形成晶体管；并且当所述第一层、所述第二层和所述第三层叠置时，沿着 所述第一图案中未被所述第二图案和所述第三图案覆盖的较长边限定所述多个有源区域。
[0005] 在该1C布局中，所述有源区域是用于形成FinFET型晶体管的鳍式有源线。
[0006] 该1C布局还包括：位于所述1C布局的栅极层中的多个栅极部件，其中，每个所述 栅极部件均为沿所述第一方向纵向地延伸的矩形形状；所述栅极部件沿所述第二方向彼此 间隔开栅极间距；所述栅极部件的第一部分、第二部分、第三部分和第四部分分别与所述第 一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠；所述栅极部件的第一 部分和第二部分为所述栅极部件的相应的第四部分和第三部分关于所述第一虚线的镜像； 所述栅极部件的第一部分和第四部分为所述栅极的相应的第二部分和第三部分关于所述 第二虚线的镜像；一些所述栅极部件用于形成具有相应的有源区域的P型晶体管而一些所 述栅极部件用于形成具有相应的有源区域的N型晶体管。
[0007] 在该1C布局中，所述栅极部件和所述有源区域在每个子区域中形成至少六个晶 体管，并且所述每个子区域中的所述至少六个晶体管形成SRAM单元。
[0008] 在该1C布局中，所述每个子区域中的所述至少六个晶体管为FinFET晶体管。
[0009] 该1C布局还包括第二矩形区域，所述第二矩形区域与所述第一矩形区域基本上 相同并且与沿所述第二方向延伸的所述第一矩形区域并排设置，其中，所述第一图案和所 述第二图案至少在所述第一矩形区域和所述第二矩形区域上方延伸。
[0010] 在该1C布局中，八个第一图案在所述第一矩形区域上方延伸，并且当所述第一层 与所述第二层叠置时，所述八个第一图案中的每个均与所述第二图案中的一个重叠。
[0011] 在该1C布局中，十个第一图案在所述第一矩形区域上方延伸，并且当所述第一层 与所述第二层叠置时，所述十个第一图案中的两个与所述第二图案中的任意一个都不重 叠。
[0012] 根据本发明的另一方面，提供了一种半导体器件，包括：第一SRAM宏，其中，所述 第一SRAM宏包括第一多个单端口SRAM单元和第二多个外围逻辑电路，所述第一多个单 端口SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，所述第二方 向垂直于所述第一方向，所述第一多个单端口SRAM单元包括由第一栅极部件和第一鳍式 有源线所形成的FinFET晶体管，所述第二多个外围逻辑电路包括由第二栅极部件和第二 鳍式有源线所形成的FinFET晶体管，所述第二栅极部件布置成具有沿所述第二方向的第 三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的第四间距；以及第二SRAM 宏，其中，所述第二SRAM宏包括第三多个单端口SRAM单元和第四多个外围逻辑电路，所述 第三多个单端口SRAM单元布置成具有沿所述第一方向的第五间距和沿所述第二方向的第 六间距，所述第三多个单端口SRAM单元包括由第三栅极部件和第三鳍式有源线所形成的 FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四鳍式有源线所形成 的FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的第三间距，并且所述第 四鳍式有源线布置成具有沿所述第一方向的第四间距，其中：所述第二间距为所述第三间 距的约两倍；所述第六间距大约与所述第二间距相同；并且所述第五间距比所述第一间距 大大约两倍的所述第四间距。
[0013] 在该半导体器件中，所述第一间距与所述第四间距之间的比率为以下其中之一： 8、8. 5 和 9。
[0014] 在该半导体器件中，所述第一间距与所述第四间距之间的比率为以下其中之一： 10、10. 5 和 11。
[0015] 在该半导体器件中，所述第一间距与所述第二间距之间的比率在约2. 25至约 2. 28的范围内。
[0016] 在该半导体器件中，所述第一间距和所述第四间距之间的比率不是整数；以及所 述比率的两倍为整数。
[0017] 在该半导体器件中，所述第一多个单端口 SRAM单元中的电源线、位线和位线条在 第一金属层中进行布线；所述第一多个单端口 SRAM单元中的字线和地线在第二金属层中 进行布线；以及所述第一金属层位于所述第二金属层和具有所述第一鳍式有源线的半导体 器件的层之间。
[0018] 在该半导体器件中，所述第一多个单端口 SRAM单元中的字线在第一金属层中进 行布线；所述第一多个单端口 SRAM单元中的电源线、位线、位线条和地线在第二金属层中 进行布线；以及所述第一金属层位于所述第二金属层和具有所述第一鳍式有源线的半导体 器件的层之间。
[0019] 根据本发明的又一方面，提供了一种半导体器件，包括：第一 SRAM宏，其中，所述 第一 SRAM宏包括第一多个单端口 SRAM单兀和第二多个外围逻辑电路，所述第一多个单端 口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，所述第二方向 垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有 源线所形成的第一 FinFET晶体管，所述第二多个外围逻辑电路包括由第二栅极部件和第 二鳍式有源线所形成的第二FinFET晶体管，所述第二栅极部件布置成具有沿所述第二方 向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的第四间距；以及第 二SRAM宏，其中，所述第二SRAM宏包括第三多个两端口 SRAM单元和第四多个外围逻辑电 路，所述第三多个两端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所述第二 方向的第六间距，所述第三多个两端口 SRAM单元包括由第三栅极部件和第三鳍式有源线 所形成的第三FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四鳍 式有源线所形成的第四FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的 第三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距，其中：所述第 二间距为所述第三间距的约两倍；所述第六间距大约与所述第二间距相同；所述第一间距 与所述第四间距之间的第一比率不是整数；并且所述第五间距与所述第四间距之间的第二 比率是整数。
[0020] 在该半导体器件中，所述第一比率为10. 5并且所述第二比率为15。
[0021] 在该半导体器件中，每个所述第一 FinFET晶体管均形成有位于一条鳍式有源线 上方的一个栅极部件。
[0022] 在该半导体器件中，所述第一 FinFET晶体管中的至少两个形成有位于两条鳍式 有源线上方的一个栅极部件。
[0023] 在该半导体器件中，所述两端口 SRAM单元包括写入端口部分和读出端口部分；以 及所述写入端口部分与所述单端口 SRAM单元基本上相同。
【附图说明】
[0024] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清 楚的论述，各种部件的尺寸可以被任意增大或缩小。
[0025] 图1是根据本发明的各个方面具有嵌入式SRAM单元的集成电路（1C)的简化框 图。
[0026] 图2根据本发明的各个方面示出具有外围逻辑电路的嵌入式SRAM单元。
[0027] 图3根据实施例示出图2的外围逻辑电路的一些部件。
[0028] 图4A和图4B根据实施例示出了六晶体管（6T)单端口（SP)SRAM单元的示意图。
[0029] 图5至图7根据一些实施例示出了图4A的6TSPSRAM单元的布局的一部分。<