形成晶体管；并且当第一、第二和第三层叠置时，多个有源区域被限定为沿着第一图案 中未被第二和第三图案覆盖的较长边。
[0089] 在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括第一 SRAM 宏，其中，第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围逻辑电路，第一多个 单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，第二方向 垂直于第一方向，第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有源线形成 的FinFET晶体管，第二多个外围逻辑电路包括由第二栅极部件和第二鳍式有源线形成的 FinFET晶体管，第二栅极部件布置成具有沿第二方向的第三间距，并且第二鳍式有源线布 置成具有沿第一方向的第四间距。该半导体器件还包括第二SRAM宏，其中，第二SRAM宏包 括多个第三单端口 SRAM单元和第四多个外围逻辑电路，第三多个单端口 SRAM单元布置成 具有沿第一方向的第五间距和沿第二方向的第六间距，第三多个单端口 SRAM单元包括由 第三栅极部件和第三鳍式有源线形成的FinFET晶体管，第四多个外围逻辑电路包括由第 四栅极部件和第四鳍式有源线形成的FinFET晶体管，第四栅极部件布置成具有沿第二方 向的第三间距，第四鳍式有源线布置成具有沿第一方向的第四间距。在上述半导体器件中， 第二间距为第三间距的约两倍；第六间距大约与第二间距相同；并且第五间距比第一间距 大第四间距的约两倍。
[0090] 在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括第一 SRAM 宏，其中，第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围逻辑电路，第一多个 单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方向的第二间距，第二方向 垂直于第一方向，第一多个单端口 SRAM单元包括由第一栅极部件和第一鳍式有源线形成 的第一 FinFET晶体管，第二多个外围逻辑电路包括由第二栅极部件和第二鳍式有源线形 成的第二FinFET晶体管，第二栅极部件布置成具有沿第二方向的第三间距，并且第二鳍式 有源线布置成具有沿第一方向的第四间距。该半导体器件还包括第二SRAM宏，其中，第二 SRAM宏包括第三多个两端口 SRAM单元和第四多个外围逻辑电路，第三多个两端口 SRAM单 元布置成具有沿第一方向的第五间距和沿第二方向的第六间距，第三多个外围逻辑电路包 括由第三栅极部件和第三鳍式有源线形成的第三FinFET晶体管，第四多个外围逻辑电路 包括由第四栅极部件和第四鳍式有源线形成的第四FinFET晶体管，该第四栅极部件布置 成具有沿第二方向的第三间距，并且第四鳍式有源线布置成具有沿第一方向的第四间距。 在上述半导体器件中，第二间距为第三间距的约两倍；第六间距大约与第二间距相同；第 一间距与第四间距之间的第一比率不是整数；而第五间距与第四间距之间的第二比率为整 数。
[0091] 前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的 各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修 改用于与本文中介绍的实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本 领域的技术人员还应该意识到，这种等效结构不背离本发明的精神和范围，并且在不背离 本发明的精神和范围的情况下，他们可以对本发明作出各种改变、替换和变更。
【主权项】
1. 一种集成电路（IC)布局，包括： 第一矩形区域，其中，所述第一矩形区域具有沿第一方向的较长边和沿第二方向的较 短边，所述第二方向垂直于所述第一方向；并且沿所述第一方向穿过所述第一矩形区域的 几何中心的第一虚线和沿所述第二方向穿过所述几何中心的第二虚线以逆时针顺序将所 述第一矩形区域划分为第一子区域、第二子区域、第三子区域和第四子区域，所述第一子区 域位于所述第一矩形区域的右上部分处； 至少八个第一图案，位于所述IC布局的第一层中，其中，每个所述第一图案均为沿所 述第二方向在所述第一矩形区域上方纵向地延伸的矩形形状；所述第一图案沿所述第一方 向彼此地间隔开；所述第一图案的第一部分、第二部分、第三部分和第四部分分别与所述第 一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠；所述第一图案的第一 部分和第二部分为所述第一图案的相应的第四部分和第三部分关于所述第一虚线的镜像； 并且所述第一图案的第一部分和第四部分为所述第一图案的相应的第二部分和第三部分 的平移； 至少八个第二图案，位于所述IC布局的第二层中，其中，每个所述第二图案均为沿所 述第二方向纵向地延伸的矩形形状，所述第二图案沿所述第一方向彼此间隔开，当所述第 一层与所述第二层叠置时，每个所述第二图案均与所述第一图案中的一个部分地重叠并完 全覆盖相应的第一图案的较长边；以及 多个第三图案，位于所述IC布局的第三层中，其中，每个所述第三图案均为矩形形状， 所述第三图案彼此间隔开，当所述第一层、所述第二层和所述第三层叠置时，每个所述第三 图案均与所述第一图案中的一个部分地重叠并覆盖所述相应的第一图案中未被所述第二 图案覆盖的较长边的一部分， 其中： 所述第一图案、所述第二图案和所述第三图案用于共同地限定多个有源区域以形成晶 体管；并且 当所述第一层、所述第二层和所述第三层叠置时，沿着所述第一图案中未被所述第二 图案和所述第三图案覆盖的较长边限定所述多个有源区域。2. 根据权利要求1所述的IC布局，其中，所述有源区域是用于形成FinFET型晶体管的 鳍式有源线。3. 根据权利要求1所述的IC布局，还包括： 位于所述IC布局的栅极层中的多个栅极部件， 其中，每个所述栅极部件均为沿所述第一方向纵向地延伸的矩形形状；所述栅极部件 沿所述第二方向彼此间隔开栅极间距；所述栅极部件的第一部分、第二部分、第三部分和第 四部分分别与所述第一子区域、所述第二子区域、所述第三子区域和所述第四子区域重叠； 所述栅极部件的第一部分和第二部分为所述栅极部件的相应的第四部分和第三部分关于 所述第一虚线的镜像；所述栅极部件的第一部分和第四部分为所述栅极的相应的第二部分 和第三部分关于所述第二虚线的镜像；一些所述栅极部件用于形成具有相应的有源区域的 P型晶体管而一些所述栅极部件用于形成具有相应的有源区域的N型晶体管。4. 根据权利要求3所述的IC布局，其中，所述栅极部件和所述有源区域在每个子区域 中形成至少六个晶体管，并且所述每个子区域中的所述至少六个晶体管形成SRAM单元。5. 根据权利要求4所述的IC布局，其中，所述每个子区域中的所述至少六个晶体管为 FinFET晶体管。6. 根据权利要求1所述的IC布局，还包括第二矩形区域，所述第二矩形区域与所述第 一矩形区域基本上相同并且与沿所述第二方向延伸的所述第一矩形区域并排设置，其中， 所述第一图案和所述第二图案至少在所述第一矩形区域和所述第二矩形区域上方延伸。7. 根据权利要求1所述的IC布局，其中，八个第一图案在所述第一矩形区域上方延伸， 并且当所述第一层与所述第二层叠置时，所述八个第一图案中的每个均与所述第二图案中 的一个重叠。8. 根据权利要求1所述的IC布局，其中，十个第一图案在所述第一矩形区域上方延伸， 并且当所述第一层与所述第二层叠置时，所述十个第一图案中的两个与所述第二图案中的 任意一个都不重叠。9. 一种半导体器件，包括： 第一 SRAM宏，其中，所述第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围 逻辑电路，所述第一多个单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方 向的第二间距，所述第二方向垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由 第一栅极部件和第一鳍式有源线所形成的FinFET晶体管，所述第二多个外围逻辑电路包 括由第二栅极部件和第二鳍式有源线所形成的FinFET晶体管，所述第二栅极部件布置成 具有沿所述第二方向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第一方向的 第四间距；以及 第二SRAM宏，其中，所述第二SRAM宏包括第三多个单端口 SRAM单元和第四多个外围 逻辑电路，所述第三多个单端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所 述第二方向的第六间距，所述第三多个单端口 SRAM单元包括由第三栅极部件和第三鳍式 有源线所形成的FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和第四 鳍式有源线所形成的FinFET晶体管，所述第四栅极部件布置成具有沿所述第二方向的第 三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距， 其中： 所述第二间距为所述第三间距的约两倍； 所述第六间距大约与所述第二间距相同；并且 所述第五间距比所述第一间距大大约两倍的所述第四间距。10. -种半导体器件，包括： 第一 SRAM宏，其中，所述第一 SRAM宏包括第一多个单端口 SRAM单元和第二多个外围 逻辑电路，所述第一多个单端口 SRAM单元布置成具有沿第一方向的第一间距和沿第二方 向的第二间距，所述第二方向垂直于所述第一方向，所述第一多个单端口 SRAM单元包括由 第一栅极部件和第一鳍式有源线所形成的第一 FinFET晶体管，所述第二多个外围逻辑电 路包括由第二栅极部件和第二鳍式有源线所形成的第二FinFET晶体管，所述第二栅极部 件布置成具有沿所述第二方向的第三间距，并且所述第二鳍式有源线布置成具有沿所述第 一方向的第四间距；以及 第二SRAM宏，其中，所述第二SRAM宏包括第三多个两端口 SRAM单元和第四多个外围 逻辑电路，所述第三多个两端口 SRAM单元布置成具有沿所述第一方向的第五间距和沿所 述第二方向的第六间距，所述第三多个两端口 SRAM单元包括由第三栅极部件和第三鳍式 有源线所形成的第三FinFET晶体管，所述第四多个外围逻辑电路包括由第四栅极部件和 第四鳍式有源线所形成的第四FinFET晶体管，所述第四栅极部件布置成具有沿所述第二 方向的第三间距，并且所述第四鳍式有源线布置成具有沿所述第一方向的第四间距， 其中： 所述第二间距为所述第三间距的约两倍； 所述第六间距大约与所述第二间距相同； 所述第一间距与所述第四间距之间的第一比率不是整数；并且 所述第五间距与所述第四间距之间的第二比率是整数。
【专利摘要】本发明提供了一种嵌入式FinFET SRAM结构及其制造方法。该嵌入式FinFET SRAM结构包括SRAM单元的阵列。该SRAM单元具有沿第一方向的第一间距和沿第二方向的第二间距，其中第二方向垂直于第一方向。第一和第二间距被配置为以便SRAM单元的鳍式有源线和栅极部件与外围逻辑电路的鳍式有源线和栅极部件对准。SRAM结构的布局包括三层，其中，第一层限定了用于形成鳍的芯轴图案，第二层限定了用于去除伪鳍的第一切割图案，和第三层限定了用于缩短鳍端的第二切割图案。这三层共同地限定了SRAM结构的鳍式有源线。
【IPC分类】H01L29/10, H01L21/8244, H01L27/11, H01L29/78
【公开号】CN104882444
【申请号】CN201410187533
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月2日
【申请日】2014年5月5日
【公告号】US20150243667