一种屏蔽栅功率器件及其制备方法与流程

1.本申请涉及半导体器件技术领域，尤其涉及一种屏蔽栅功率器件及其制备方法。


背景技术：

2.目前，功率金属-氧化物半导体场效应晶体管(mosfet)最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。例如，在对屏蔽栅功率器件的不断研究中，功率沟槽mosfet器件的特性不断接近硅材料的一维极限(用于表述器件漂移区特征导通电阻和关断时击穿电压的理论关系)。
3.然而，现有的屏蔽栅功率器件存在开关损耗较高、器件开关速度低等问题。


技术实现要素：

4.本申请的目的在于提供一种屏蔽栅功率器件及其制造方法，旨在解决现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
5.本申请实施例提供了一种屏蔽栅功率器件，包括：
6.具有第一导电类型的衬底层；
7.设于所述衬底层第一表面，且具有第一导电类型的外延层；
8.设于所述衬底层与所述第一表面相对的第二表面的漏极金属层；
9.设于所述外延层的深槽；
10.设于所述深槽内的第一源极多晶硅和第二源极多晶硅，所述第一源极多晶硅与所述第二源极多晶硅接触，且所述第一源极多晶硅在所述深槽深度方向上的厚度小于所述第二源极多晶硅在所述深槽深度方向上的厚度；
11.设于所述第一源极多晶硅与所述外延层之间，以及所述第二源极多晶硅与所述外延层之间的氧化硅层；
12.设于所述第一源极多晶硅之上、位于所述深槽开口的第一绝缘介质层；
13.设于所述第一绝缘介质层两侧的栅极多晶硅；
14.设于所述栅极多晶硅与所述外延层之间的栅极氧化层；
15.设于所述外延层中的第二导电类型阱区和第一导电类型重掺杂区，所述第一导电类型重掺杂区设于所述第二导电类型阱区之上；
16.设于所述第一导电类型重掺杂区以及所述深槽之上的第二绝缘介质层，所述第二绝缘介质层设有源极通孔和栅极通孔；
17.设于所述第二绝缘介质层之上的源极金属层，所述源极金属层通过所述源极通孔与所述第一导电类型重掺杂区和所述第二导电类型阱区接触；以及
18.设于所述第二绝缘介质层之上的栅极金属层，所述栅极金属层通过所述栅极通孔与所述栅极多晶硅接触，所述源极金属层与所述栅极金属层隔离。
19.可选的，所述第一源极多晶硅与所述第一绝缘介质层之间还设有第一氧化绝缘层。
20.可选的，所述第一氧化绝缘层为氧化硅。
21.可选的，所述第一绝缘介质层为氮化硅或者氮氧化硅。
22.可选的，所述栅极多晶硅的深度小于或者等于所述第一绝缘介质层的深度。
23.本申请实施例还提供了一种屏蔽栅功率器件的制备方法，所述制备方法包括：
24.步骤a：在具有第一导电类型的衬底层的第一表面形成具有第一导电类型的外延层，并在第一掩模层的掩蔽下对所述外延层进行刻蚀处理，以形成深槽；
25.步骤b：去除第一掩模层，在所述深槽内淀积氧化硅层；
26.步骤c：在所述深槽内淀积源极多晶硅，并对所述源极多晶硅进行部分刻蚀；
27.步骤d：在第二掩模层的掩蔽下对所述源极多晶硅进行刻蚀，以使所述源极多晶硅存在高低落差，形成第一源极多晶硅和第二源极多晶硅，其中，所述第一源极多晶硅的高度小于所述第二源极多晶硅；
28.步骤e：淀积第一绝缘介质材料，并对所述外延层上的所述第一绝缘介质材料和所述氧化硅层进行刻蚀，以在所述第一源极多晶硅上形成第一绝缘介质层；
29.步骤f：在第三掩模层的掩蔽下对所述氧化硅层进行刻蚀，以在所述第一绝缘介质层与所述外延层之间形成栅极沟槽；
30.步骤g：通过氧化处理在所述栅极沟槽的内侧形成栅极氧化层；
31.步骤h：在所述栅极沟槽内填充多晶硅形成栅极多晶硅，并对所述栅极多晶硅进行刻蚀处理去除外延层上多余的多晶硅；
32.步骤i：在第四掩模层的掩蔽下向所述外延层中注入第二导电类型杂质离子，以在所述外延层中形成多个第二导电类型阱区；
33.步骤j：在所述第二导电类型阱区中注入第一导电类型杂质离子，以形成第一导电类型重掺杂区；
34.步骤k：在所述第一导电类型重掺杂区以及所述深槽上形成第二绝缘介质层；
35.步骤l：在所述第二绝缘介质层上开设源极通孔和栅极通孔，并在所述第二绝缘介质层上形成源极金属层和栅极金属层，所述源极金属层通过所述源极通孔与所述第一导电类型重掺杂区和所述第二导电类型阱区接触，所述栅极金属层通过所述栅极通孔与所述栅极多晶硅接触，所述源极金属层与所述栅极金属层隔离。
36.可选的，所述步骤d之后还包括步骤d1：对所述源极多晶硅进行氧化处理，以在所述第一源极多晶硅与所述第一绝缘介质层之间形成第一氧化绝缘层。
37.可选的，所述步骤h之后还包括步骤h1：对所述栅极多晶硅进行氧化处理，以在所述栅极多晶硅与所述第二绝缘介质层之间形成第二氧化绝缘层。
38.可选的，所述步骤e中淀积的第一绝缘介质材料为氮化硅或者氮氧化硅。
39.可选的，所述步骤f中的栅极沟槽的深度小于或者等于所述第一绝缘介质层的深度。
40.本申请提供的屏蔽栅功率器件及其制备方法中，通过在外延层中的深槽内形成不同高度的第一源极多晶硅和第二源极多晶硅，并在第一源极多晶硅上形成第一绝缘介质层，在第一绝缘介质层两侧形成栅极多晶硅，从而减小栅极多晶硅与源极多晶硅的交叠面积，降低屏蔽栅器件的栅极与源极间的电容，解决了现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
附图说明
41.图1为本申请的第一实施例提供的屏蔽栅功率器件的剖面示意图；
42.图2为本申请的第二实施例提供的屏蔽栅功率器件的剖面示意图；
43.图3为本申请一实施例提供的形成深槽21后的剖面示意图；
44.图4为本申请一实施例提供的在深槽21内形成氧化硅层50后的剖面示意图；
45.图5为本申请一实施例提供的在深槽21内淀积多晶硅的剖面示意图；
46.图6为本申请一实施例提供的去除器件表面源极多晶硅40的剖面示意图；
47.图7为本申请一实施例提供的源极多晶硅40进行刻蚀后的剖面示意图；
48.图8为本申请一实施例提供的形成第一氧化绝缘层61后的剖面示意图；
49.图9为本申请一实施例提供的形成第一绝缘介质层60后的剖面示意图；
50.图10为本申请一实施例提供的去除器件表面的第一绝缘介质材料后的剖面示意图；
51.图11为本申请一实施例提供的形成栅极沟槽后的剖面示意图；
52.图12为本申请一实施例提供的形成栅极氧化层71后的剖面示意图；
53.图13为本申请一实施例提供的在栅极沟槽701和栅极沟槽702中形成栅极多晶硅70后的剖面示意图；
54.图14为本申请一实施例提供的将表面的多晶硅去除后的剖面示意图；
55.图15为本申请一实施例提供的在所述栅极多晶硅70与所述第二绝缘介质层之间形成第二氧化绝缘层72后的剖面示意图；
56.图16为本申请一实施例提供的形成多个第二导电类型阱区81和第一导电类型重掺杂区82后的剖面示意图；
57.图17为本申请一实施例提供的在器件表面淀积一层第二绝缘介质层90后的剖面示意图。
具体实施方式
58.为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
59.在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
60.图1为本申请实施例提供的一种屏蔽栅功率器件的结构示意图，参见图1所示，本实施例中的屏蔽栅功率器件包括：具有第一导电类型的衬底层10；设于所述衬底层10第一表面，且具有第一导电类型的外延层20；设于所述衬底层10与所述第一表面相对的第二表面的漏极金属层31；设于所述外延层20的深槽21；设于所述深槽21内的第一源极多晶硅41和第二源极多晶硅42，所述第一源极多晶硅41与所述第二源极多晶硅42接触，且所述第一源极多晶硅41在深槽21的深度方向上的厚度小于第二源极多晶硅42在深槽21深度方向上的厚度；设于所述第一源极多晶硅41与外延层20之间，以及所述第二源极多晶硅42与所述外延层20之间的氧化硅层50；设于所述第一源极多晶硅41之上、位于深槽21的开口的第一
绝缘介质层60；设于所述第一绝缘介质层60两侧的栅极多晶硅70；设于所述栅极多晶硅70与所述外延层20之间的栅极氧化层71；设于所述外延层20中的第二导电类型阱区81和第一导电类型重掺杂区82，所述第一导电类型重掺杂区82设于所述第二导电类型阱区81之上；设于所述第一导电类型重掺杂区82以及所述深槽上的第二绝缘介质层90，所述第二绝缘介质层90设有源极通孔91和栅极通孔92；设于所述第二绝缘介质层90之上的源极金属层32，所述源极金属层32通过所述源极通孔91与所述第一导电类型重掺杂区82和所述第二导电类型阱区81接触；以及设于所述第二绝缘介质层90上的栅极金属层33，所述栅极金属层33通过所述栅极通孔32与所述栅极多晶硅70接触，所述源极金属层32与所述栅极金属层33隔离。
61.在本实施例中，第一源极多晶硅41和第二源极多晶硅42一体成型，且所述第一源极多晶硅41在深槽21的深度方向上的厚度小于第二源极多晶硅42在深槽21深度方向上的厚度，且第一源极多晶硅41上形成有第一绝缘介质层60，通过将栅极多晶硅70设于第一绝缘介质层60两侧，将栅极分隔成左右两侧，使得栅极多晶硅70与第一源极多晶硅41之间存在位置交错，减小栅极多晶硅70与第一源极多晶硅41之间的交叠面积，从而减小屏蔽栅器件的栅极与源极间的电容，以降低器件的开关损耗和提升器件的开关速度以及耐压水平，进一步的，通过调节第一绝缘介质层60的厚度以及氧化硅层50的厚度，对屏蔽栅器件的栅源电容进行调节，从而对器件的开关损耗和器件的开关速度以及耐压水平进行调节。
62.在一个实施例中，深槽21的形状可以根据用户需要进行设计，深槽21内形成的源极多晶硅可以根据深度不同划分为第一源极多晶硅41和第二源极多晶硅42，例如，左侧为第一源极多晶硅41，右侧为第二源极多晶硅42，左侧的第一源极多晶硅41与右侧的第二源极多晶硅42一体成型，其中，第一源极多晶硅41和第二源极多晶硅42均被氧化硅层50包裹，第一源极多晶硅41的厚度小于第二源极多晶硅42的厚度，第一源极多晶硅41与第二源极多晶硅42的厚度差部分可以通过在第一源极多晶硅41上填充第一绝缘介质层60进行弥补。
63.进一步的，源极金属层32通过第二绝缘介质层90上开设的源极通孔91与第二源极多晶硅42接触，且第二导电类型阱区81和第一导电类型重掺杂区82之上的第二绝缘介质层90开设多个源极通孔91，此处的多个源极通孔91经过第一导电类型重掺杂区82深入至第二导电类型阱区81中，此时源极金属层32通过该多个源极通孔91分别与第一导电类型重掺杂区82和第二导电类型阱区81接触。进一步的，在本实施例中，通过在栅极多晶硅70之上的第二绝缘介质层90上开设多个栅极通孔92，使得栅极金属层33通过填充栅极通孔92与栅极多晶硅70接触，其中，位于第二绝缘介质层90上的栅极金属层33和源极金属层32互不接触。
64.在一个实施例中，参见图2所示，所述第一源极多晶硅41与所述第一绝缘介质层60之间还设有第一氧化绝缘层61。
65.在本实施例中，第一氧化绝缘层61不仅用于隔绝第一源极多晶硅41，还用于增加栅极多晶硅70与第一源极多晶硅41之间的距离，通过调节第一氧化绝缘层61的厚度可以对栅极多晶硅70与第一源极多晶硅41之间的距离进行调节，达到对器件的栅源电容进行调节的目的。进一步的，可以通过调节第一氧化绝缘层61的厚度降低器件的栅源电容，以降低器件的开关损耗，提升器件的开关速度和耐压水平。
66.在一个实施例中，所述第一氧化绝缘层61可以为氧化硅。在本实施例中，可以通过对第一源极多晶硅41进行氧化的形式形成第一氧化绝缘层61。
67.在一个实施例中，所述第一绝缘介质层61可以为氮化硅或者氮氧化硅。在本实施例中，可以通过采用淀积的方式在第一源极多晶硅41上形成氮化硅或者氮氧化硅等非氧化硅绝缘介质材料。
68.在一个实施例中，参见图1所示，所述栅极多晶硅70与所述第二绝缘介质层90之间设有第二氧化绝缘层72。在本实施例中，第二氧化绝缘层72用于隔离第二绝缘介质层90和第一导电类型重掺杂区82。
69.本申请实施例还提供了一种屏蔽栅功率器件的制备方法，所述制备方法包括以下步骤。
70.步骤a：在具有第一导电类型的衬底层的第一表面形成具有第一导电类型的外延层，并在第一掩模层的掩蔽下对所述外延层进行刻蚀处理，以形成深槽。
71.在本实施例中，参见图3所示，衬底层10的第一表面形成有外延层20，其中，衬底层10与外延层20内掺杂的杂质离子类型相同，均为第一导电类型杂质离子，其中，外延层20中掺杂的第一导电类型杂质离子的浓度小于衬底层1中掺杂的第一导电类型杂质离子。且外延层20内刻蚀形成有深槽21，深槽21可以呈“u”型，即左侧深槽与右侧深槽连为一体。
72.在一个实施例中，第一掩模层可以为光刻胶，通过光刻胶定义出深槽21的图案和位置，在光刻胶的阻挡作用下采用刻蚀工艺在外延层20上形成深槽21。
73.在一个实施例中，第一掩模层可以耐腐蚀材料，刻蚀工艺中采用的腐蚀液体可以为氢氟酸、硝酸或者其混合溶液。
74.步骤b：去除第一掩模层，在所述深槽内淀积氧化硅层。
75.在本实施例中，参见图4所示，通过淀积工艺在深槽21内形成氧化硅层50。
76.步骤c：在所述深槽内淀积源极多晶硅，并对所述源极多晶硅进行部分刻蚀。
77.在本实施例中，通过淀积的方式在深槽21内淀积多晶硅，从而在深槽内形成源极多晶硅40，参见图5所示。
78.进一步的，采用化学机械抛光(chemical mechanical polishing，cmp)工艺或者腐蚀的方法将表面的源极多晶硅40去除，参见图6所示。
79.步骤d：在第二掩模层的掩蔽下对所述源极多晶硅进行刻蚀，以使所述源极多晶硅存在高低落差，形成第一源极多晶硅和第二源极多晶硅，其中，所述第一源极多晶硅的高度小于所述第二源极多晶硅。
80.在本实施例中，参见图7所示，在第二掩蔽层401的掩蔽下，对左侧的源极多晶硅进行刻蚀，进行厚度较小的第一源极多晶硅41和厚度较大的第二源极多晶硅42。
81.在一个实施例中，所述步骤d之后还包括步骤d1：对所述源极多晶硅进行氧化处理，以在所述第一源极多晶硅与所述第一绝缘介质层之间形成第一氧化绝缘层。
82.在本实施例中，通过对源极多晶硅40进行氧化的方式在第一源极多晶硅41与第一绝缘介质层60之间形成第一氧化绝缘层61，参见图8所示。在本实施例中，第一氧化绝缘层61不仅用于隔绝第一源极多晶硅41，还用于增加栅极多晶硅70与第一源极多晶硅41之间的距离，通过调节第一氧化绝缘层61的厚度可以对栅极多晶硅70与第一源极多晶硅41之间的距离进行调节，从而调整器件的栅源电容，以对器件的开关损耗、开关速度以及耐压水平进行调节。
83.步骤e：淀积第一绝缘介质材料，并对所述外延层上的所述第一绝缘介质材料和所
述氧化硅层进行刻蚀，以在所述第一源极多晶硅上形成第一绝缘介质层。
84.在本实施例中，参见图9所示，通过淀积的方式在步骤d中刻蚀形成的沟槽内填充第一绝缘介质材料，从而在第一源极多晶硅41上形成第一绝缘介质层60。进一步的，采用化学机械抛光(chemical mechanical polishing，cmp)工艺或者腐蚀的方法将表面的第一绝缘介质材料去除，参见图10所示。
85.在一个实施例中，所述步骤e中淀积的第一绝缘介质材料为氮化硅或者氮氧化硅。
86.步骤f：在第三掩模层的掩蔽下对所述氧化硅层进行刻蚀，以在所述第一绝缘介质层与所述外延层之间形成栅极沟槽。
87.在本实施例中，参见图11所示，通过第三掩模层定义出栅极多晶硅的区域，然后在第三掩模层的掩蔽下对氧化硅层50进行刻蚀，形成栅极沟槽701和栅极沟槽702，栅极沟槽701和栅极沟槽702位于第一绝缘介质层60的两侧。
88.在一个实施例中，所述步骤f中的栅极沟槽的深度小于或者等于所述第一绝缘介质层60的深度。具体的，通过使栅极沟槽701和栅极沟槽702的深度小于或者等于所述第一绝缘介质层60的深度，可以使得栅极多晶硅与第一源极多晶硅41不会直接接触，从而通过控制栅极多晶硅与第一源极多晶硅41之间的距离调节栅源电容。
89.步骤g：通过氧化处理在所述栅极沟槽的内侧形成栅极氧化层。
90.在本实施例中，由于在步骤f中将第一绝缘介质层60与外延层20之间的氧化硅层50全部刻蚀掉，为了避免栅极多晶硅与外延层20电性接触，可以通过硅氧化的方式在栅极沟槽701和栅极沟槽702的沟槽侧壁形成一定厚度的栅极氧化层71，参见图12所示。
91.进一步的，在一个实施例中，还可以通过硅氧化的方式在外延层20表面形成氧化硅。
92.步骤h：在所述栅极沟槽内填充多晶硅形成栅极多晶硅，并对所述栅极多晶硅进行刻蚀处理去除外延层上多余的多晶硅。
93.在本实施例中，再次淀积多晶硅，在栅极沟槽701和栅极沟槽702中形成栅极多晶硅70，参见图13所示，进一步的，通过cmp或者腐蚀的方式将表面的多晶硅去除，参见图14所示。
94.在一个实施例中，在步骤h之后还包括步骤h1：对所述栅极多晶硅70进行氧化处理，以在所述栅极多晶硅70与所述第二绝缘介质层之间形成第二氧化绝缘层72，参见图15所示。
95.步骤i：在第四掩模层的掩蔽下向所述外延层中注入第二导电类型杂质离子，以在所述外延层中形成多个第二导电类型阱区。
96.在本实施例中，采用第四掩模层定义出第二导电类型阱区的位置，通过向外延层20注入第二导电类型杂质离子的方式在外延层20中形成多个第二导电类型阱区81，参见图16所示。
97.进一步的，该第四掩模层可以为光刻胶，采用光刻胶形成预设的掩膜图案，在离子注入过程中对第二导电类型离子进行阻挡，从而在预设的第二导电类型阱区的位置注入第二导电类型离子。
98.步骤j：在所述第二导电类型阱区中注入第一导电类型杂质离子，以形成第一导电类型重掺杂区。
99.在本实施例中，在原有的第四掩膜层的掩蔽下，继续向外延层20中注入第一导电类型杂质离子，从而在第二导电类型阱区中形成第一导电类型重掺杂区82，参见图16所示。
100.步骤k：在所述第一导电类型重掺杂区以及所述深槽上形成第二绝缘介质层。
101.在本实施例中，通过淀积工艺在器件表面淀积一层第二绝缘介质层90，参见图17所示。
102.进一步的，在本实施例中，第二绝缘介质层90与第一导电类型重掺杂区82之间还形成有第二氧化绝缘层72，通过第二氧化绝缘层72用于隔离第二绝缘介质层90和第一导电类型重掺杂区82。
103.步骤l：在所述第二绝缘介质层上开设源极通孔和栅极通孔，并在所述第二绝缘介质层上形成源极金属层和栅极金属层，所述源极金属层通过所述源极通孔与所述第一导电类型重掺杂区和所述第二导电类型阱区接触，所述栅极金属层通过所述栅极通孔与所述栅极多晶硅接触，所述源极金属层与所述栅极金属层隔离。
104.在本实施例中，参见图2所示，通过在第二绝缘介质层90上开设源极通孔91和栅极通孔92，并在第二绝缘介质层90上形成源极金属层32和栅极金属层33，所述源极金属层32通过所述源极通孔91与所述第一导电类型重掺杂区82和所述第二导电类型阱区81接触，所述栅极金属层33通过所述栅极通孔32与所述栅极多晶硅70接触，所述源极金属层32与所述栅极金属层33隔离，进一步的，在衬底层10的第二表面还设有漏极金属层31。
105.在本实施例中，通过将栅极多晶硅70设于第一绝缘介质层60两侧，使得栅极多晶硅70与第一源极多晶硅41之间存在位置交错，减小栅极多晶硅70与第一源极多晶硅41之间的交叠面积，从而减小屏蔽栅器件的栅极与源极间的电容，以降低器件的开关损耗和提升器件的开关速度以及耐压水平，进一步的，通过调节第一绝缘介质层60的厚度以及氧化硅层50的厚度，对屏蔽栅器件的栅源电容进行调节，从而对器件的开关损耗和器件的开关速度以及耐压水平进行调节。
106.在一个实施例中，第一导电类型为n型导电，第一导电类型杂质离子为n型杂质离子，例如砷离子、磷离子以及氮离子等，第二导电类型为p型导电，第二导电类型杂质离子为p型杂质离子，例如硼离子。
107.在一个实施例中，可以通过高温推结的方式在外延层2中依次形成p型阱区和n型源极区，其中，p型阱区的深度小于外延层2的厚度。
108.在一个实施例中，所述源极金属层32与所述栅极金属层33采用的金属可以为钨、铜、铝、金以及银中的任意一种或者多种。
109.在一个实施例中，漏极金属层31与衬底层1欧姆接触。
110.本申请提供的屏蔽栅功率器件及其制备方法中，通过在外延层中的深槽内形成不同高度的第一源极多晶硅和第二源极多晶硅，并在第一源极多晶硅上形成第一绝缘介质层，在第一绝缘介质层两侧形成栅极多晶硅，从而减小栅极多晶硅与源极多晶硅的交叠面积，降低屏蔽栅器件的栅极与源极间的电容，解决了现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
111.以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。