3D存储器件及其制造方法与流程

本发明涉及存储器技术，更具体地，涉及3d存储器件及其制造方法。

背景技术：

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。该3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3d存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联。在形成沟道柱时，在沟道孔中形成与衬底接触的外沿结构(selectiveepitaxialgrowth，seg)，随着栅叠层结构堆叠的层数不断增加，沟道孔的深度也随之增加，形成的外沿结构不仅容易产生空位(void)，而且外延结构的高度、表面平整度以及离子掺杂浓度也会受工艺限制不能到达标准。因此，希望进一步改进3d存储器件的制造工艺，从而提高3d存储器件的良率。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件及其制造方法，通过直接利用衬底形成外延部，将外延部作为外延结构，解决了外延结构的高度、表面平整度以及离子掺杂浓度受工艺限制不能到达标准的问题。

根据本发明的一方面，提供了一种3d存储器件，包括：衬底；隔离层，覆盖在所述衬底上；叠层结构，覆盖在所述隔离层上，包括交替堆叠的多个栅极导体层与层间绝缘层；以及多个沟道柱，贯穿所述叠层结构与所述隔离层，其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。

优选地，所述衬底具有自所述衬底表面延伸至所述衬底中的多个凹陷，与所述凹陷相邻的所述衬底的凸起部分作为所述外延部。

优选地，所述隔离层覆盖所述凹陷与所述外延部，所述隔离层的表面形貌分别与所述凹陷、所述外延部的表面形貌相同。

优选地，所述多个栅极导体层包括底部栅极导体层，覆盖在位于所述凹陷中隔离层上，所述底部栅极导体层的厚度不大于所述凹陷的深度，其中，所述底部栅极导体层通过所述隔离层分别与所述衬底的凹陷与外延部分隔。

优选地，所述层间介质层包括底部层间介质层，覆盖所述底部栅极导体层与所述隔离层，所述底部栅极导体层的表面的水平位置高于所述外延部。

优选地，所述沟道柱包括覆盖所述沟道孔的侧壁依次形成的栅介质层、电荷存储层、隧穿介质层以及沟道层，其中，所述沟道孔贯穿所述叠层结构与所述隔离层，暴露相应的所述外延部，所述沟道层延伸至所述外延部中与所述外延部接触。

根据本发明的另一方面，提供了一种3d存储器件的制造方法，包括：形成覆盖衬底的隔离层；形成覆盖所述隔离层的叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；以及贯穿所述叠层结构与所述隔离层形成多个沟道柱，其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。

优选地，形成多个所述外延部的步骤包括：自所述衬底的表面延伸至所述衬底中形成多个凹陷；以及将与所述凹陷相邻的所述衬底的凸起部分作为所述外延部。

优选地，所述隔离层覆盖所述凹陷与所述外延部，所述隔离层的表面形貌分别与所述凹陷、所述外延部的表面形貌相同。

优选地，其中，所述多个栅极导体层包括底部栅极导体层，形成所述叠层结构的步骤包括：形成覆盖所述隔离层的底部牺牲层；刻蚀所述底部牺牲层至所述凹陷中的预设深度，暴露部分覆盖所述外延部的隔离层；以及将剩余部分所述底部牺牲层替换为所述底部栅极导体层，其中，所述底部栅极导体层通过所述隔离层分别与所述衬底的凹陷与外延部分隔。

优选地，所述层间介质层包括底部层间介质层，形成所述叠层结构的步骤还包括：覆盖所述底部牺牲层与所述隔离层形成所述底部层间介质层；以及对所述底部层间介质层进行平坦化处理。

优选地，形成多个沟道柱的步骤包括：贯穿所述叠层结构与所述隔离层形成多个沟道孔，每个所述沟道孔暴露对应的所述外延部；覆盖所述沟道孔的底部与侧壁依次形成栅介质层、电荷存储层、隧穿介质层以及沟道层；依次贯穿位于所述沟道孔底部的所述沟道层、所述隧穿介质层、所述电荷存储层以及所述栅介质层形成接触孔；以及将所述沟道层延伸至所述接触孔的底部，使所述沟道层与所述外延部接触。

优选地，所述接触孔延伸至所述外延部中。

根据本发明实施例提供的3d存储器件及其制造方法，通过将沟道柱与作为外延结构的外延部接触，和叠层结构一起提供了3d存储器件的选择晶体管和存储晶体管。与常规工艺相比，本发明实施例提供方案直接将衬底接制作成具有外延部的形式，代替了常规工艺在沟道孔底部形成与衬底接触的外延结构的方案，避免了深孔中外延结构的高度不一致、表面不平整以及离子掺杂浓度不易控制的问题，还省去了常规工艺中的刻蚀后处理(postetchtreatment,pet)步骤。

此外，本发明实施例提供的3d存储器件及其制造方法还通过直接覆盖外延部的表面形成隔离层，在外延部处，隔离层作为栅介质层，栅极导体层通过隔离层与外延结构分隔。与常规工艺相比，本发明实施例提供的方案不必对外沿结构的侧表面进行氧化形成栅介质层，避免了外延结构因原位水汽氧化(in-situsteamgeneration,issg)工艺被损伤的问题，同时降低了因外延结构的损伤造成底部栅极到体层与外延结构之间的漏电风险。

进一步的，由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，在贯穿位于沟道孔底部的沟道层、隧穿介质层、电荷存储层以及栅介质层形成接触孔时，更容易同时控制刻蚀在每个外延部上的停止位置(刻蚀深度)，在通过透射电子显微镜对外延部进行检检测时，表征刻蚀程度和效果的暗电压对比度(darkvoltagecontrast，dvc)具有显著进步。

进一步的，通过直接覆盖衬底的凹陷与凸起部分(外延部)形成与衬底表面形貌相同的隔离层，该隔离层不仅作为外延结构与底部栅极导体层之间的栅介质层，还可以复用为底部栅极导体层与衬底之间的层间隔离层，即底部栅极导体层与衬底的隔离以及与外延部的隔离在同一步骤中完成，简化了3d存储器件的制作工艺。

由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，而隔离层是直接覆盖在衬底的表面形成的，因此隔离层的平整度也可以得到保障，从而可以适当减少隔离层的厚度，在保证底部栅极导体层与外延部之间不会发生漏电的情况下，尽可能减少隔离层的厚度，从而降低了器件的整体厚度并节省了成本。

因此，根据本发明实施例的半导体器件及其制造方法提高了产品良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。

图2示出3d存储器件的透视图。

图3a至图3n示出根据本发明实施例的3d存储器件制造方法的各个阶段的结构图。

图4a至图4c示出了本发明实施例的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(bit-line,bl)，第二端连接至源极线(sourceline,sl)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)q1、存储晶体管m1至m4以及第二选择晶体管(源极侧选择晶体管)q2。第一选择晶体管q1的栅极连接至漏极选择栅线(selectiongatefordrain,sgd)，又称顶部栅选择线。第二选择晶体管q2的栅极连接至源极选择栅线(selectiongateforsource,sgs)，又称底部栅选择线。存储晶体管m1至m4的栅极分别连接至字线(word-line)wl1至wl4的相应字线。

如图1b所示，存储单元串100的选择晶体管q1和q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管m1至m4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管q1和q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管q1和q2、存储晶体管m1至m4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管q1和q2的半导体层和栅介质层以及存储晶体管m1至m4的半导体层和栅介质层。在沟道柱110中，选择晶体管q1和q2的半导体层与存储晶体管m1至m4的半导体层彼此电连接。

在一些其他实施例中，选择晶体管q1也可以制作成如存储晶体管m1至m4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管q1。由于选择晶体管q1与存储晶体管m1至m4的结构相同，从而可以简化沟道柱的形成工艺。

在写入操作中，存储单元串100利用fn隧穿效应将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，源极选择栅线sgs偏置到大约零伏电压，使得对应于源极选择栅线sgs的选择晶体管q2断开，漏极选择栅线sgd偏置到高电压vdd，使得对应于漏极选择栅线sgd的选择晶体管q1导通。进一步地，位线bl2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2示出3d存储器件的透视图。为了清楚起见，在图2中未示出3d存储器件中的各个绝缘层。

在该实施例中示出的3d存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3d存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管q1和q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

漏极侧选择晶体管q1的栅极导体122由栅线缝隙(gatelineslit)109分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线sgd1至sgd4之一)。

存储晶体管m1和m4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管m1和m4的栅极导体121由栅线缝隙109分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。

源极侧选择晶体管q2的栅极导体连接成一体。如果源极侧选择晶体q2的底部栅极导体层123由栅线缝隙109分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线sgs。

图3a至图3n示出根据本发明实施例的3d存储器件制造方法的各个阶段的结构图，其中的截面图可参照图2中的aa线截取。

该方法开始于已经形成多个阱区的半导体衬底101，如图3a所示，其中，衬底101例如是单晶硅衬底。为了清楚起见，如图3a中并未示出衬底101中的阱区结构。

然而本发明实施例并不限于此，被领域技术人员可以根据需要衬底101的材料以及对形成阱区的工艺步骤进行调整。

进一步的，利用衬底101形成多个外延部102，如图3b所示。

在该步骤中，例如在衬底101的表面上形成光刻掩模，然后进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻自衬底101表面开始在到达衬底101中的预定深度时停止，形成多个凹陷101’。在蚀刻之后通过在溶剂中溶解或灰化去除光刻掩模。其中，每个凹陷101’的深度与表面平整度均可以通过控制蚀刻工艺的相关参数进行调整，使得每个凹陷101’的深度相同。而本领域技术人员可以根据需要对凹陷101’的深度进行相应设置。

在本实施例中，与凹陷101’相邻的衬底的凸起部分作为外延部102，由于每个凹陷101’的深度相同，与之相邻的外延部102之间的高度也相同。在形成外延部102之后，可以直接自表面对外延部102进行离子掺杂(implant)，从而用作半导体沟道。如上文所述，衬底101中的阱区也可以在形成外延部102后形成。

进一步的，形成覆盖衬底101的隔离层103，如图3c所示。

在该步骤中，例如采用原子层沉积(atomiclayerdeposition,ald)工艺覆盖衬底101的凹陷101’与外延部102形成隔离层103，隔离层103的表面形貌分别与凹陷101’和外延部102的表面形貌相同。

在本实施例中，由于衬底的凹陷101’与外延部102的表面都较为平整，因此，在该步骤中形成的隔离层103厚度也很均匀。其中，隔离层103的材料例如为氧化硅，然而本发明实施例并不限于此，本领域技术人员可以根据需要对隔离层103的材料进行其他设置，例如其他可以用作栅介质层的氧化物。

进一步的，在隔离层103上沉积介质材料104，如图3d所示。

在该步骤中，例如采用化学气相沉积(chemicalvapordeposition,cvd)工艺、物理气相沉积(physicalvapordeposition,pvd)工艺在隔离层103上介质材料104，该介质材料104用于形成底部牺牲层，其中，介质材料104与隔离层103的材料具有相对较高的刻蚀选择比，如下文所述，底部牺牲层将替换成底部栅极导体层。在该实施例中，介质材料104例如由氮化硅组成。

在本实施例中，介质材料104的表面水平高度大于位于外延部102上的隔离层103的水平高度。然而本发明实施例并不限于此，本领域技术人员可以根据需要对介质材料104的表面水平高度进行其他设置，其中，需要保证沉积在凹陷处的隔离层103上的介质材料104可以被替换形成底部栅极导体层。

进一步的，对介质材料104进行各向异性蚀刻，暴露部分覆盖外延部102的隔离层103，如图3e所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻到达凹陷中的预设深度时停止，在凹陷处余留下的介质材料形成底部牺牲层152。

在本实施例中，底部牺牲层152层通过隔离层103分别与衬底的凹陷101’以及外延部102分隔。

进一步的，覆盖底部牺牲层152与隔离层103形成底部层间介质层151，并对底部层间介质层151进行平坦化处理，如图3f所示。

在该步骤中，例如先采用cvd、pvd工艺在底部牺牲层152与隔离层103上沉积介质材料以形成底部层间介质层151，之后例如采用化学机械研磨(chemicalmechanicalpolishing,cmp)的方法研磨底部层间介质层151，通过控制时间，使得研磨在到达具外延部102上方预定高度处时停止。其中，底部层间介质层151与隔离层103的材料具有相对较高的刻蚀选择比。在该实施例中，底部层间介质层151例如由氧化硅组成。

进一步的，在底部层间介质层151上交替堆叠牺牲层154与层间介质层153，构成绝缘叠层结构150，如图3g所示。

在该步骤中，例如采用ald工艺依次形成牺牲层154与层间介质层153。层间绝缘层153的材料与牺牲层154的材料具有相对较高的刻蚀选择比，如下文所述，牺牲层154将替换成栅极导体。在该实施例中，层间绝缘层153例如由氧化硅组成，牺牲层154例如由氮化硅组成。

在本实施例中，由于后续步骤需要在沟道柱的顶部形成插塞结构，因此，位于顶层的层间绝缘层153相较于其他层间绝缘层更厚，其中，位于顶层的层间绝缘层153的厚度不小于1200埃米。

然而本发明实施例并不限于此，本领域技术人员可以根据需要对层间绝缘层153与牺牲层154的材料以及厚度进行其他设置。

进一步地，贯穿绝缘叠层结构150与隔离层103形成多个沟道孔105，每个沟道孔105暴露对应的外延部102，如图3h所示。

在该步骤中，例如先在绝缘叠层150的表面上形成掩模层(hm)，包括堆叠的氮化层与氧化层。然后在掩模层表面涂覆光刻胶，利用光刻、刻蚀工艺对掩模层进行图案化，形成与外延部102位置对应的沟道孔图案。然后经掩模层对绝缘叠层150与隔离层103进行各向异性蚀刻，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达外延部102表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光刻胶以及掩模层。其中，掩模层的形成工艺与材料可以与绝缘叠层150相同。

在该步骤中，由于在前述步骤中形成的外延部102表面平整且高度一致，可以容易将刻蚀步骤停止在每个外延部102表面。

进一步的，覆盖沟道孔105的底部与侧壁依次形成栅介质层114、电荷存储层113、隧穿介质层112以及沟道层111，构成沟道叠层(polysi-oxide-nitride-oxide,sono)，如图3i所示。

在该步骤中，例如采用ald工艺形成sono，由于在前述步骤中形成的外延部102表面平整且高度一致，因此沉积在外延部102表面上的sono也较为平整。其中，栅介质层114、电荷存储层113、隧穿介质层112以及沟道层111的材料可以参照关于图1b的描述，此处不再赘述。

进一步的，依次贯穿位于沟道孔105底部的沟道层111、隧穿介质层112、电荷存储层113以及栅介质层114形成接触孔106，如图3j所示。

在该步骤中，例如进行各向异性蚀刻对sono进行刻蚀，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达外延部102表面附近停止。在一些具体的实施例中，还可以通过控制蚀刻时间将接触孔106延伸至外延部102中，其中，接触孔106的底部水平位置高于底部牺牲层的水平位置。

然而本发明实施例并不限于此，本领域技术人员可以根据需要控制对蚀刻时间，从而控制接触孔106的底部位置。

进一步的，将沟道层111延伸至接触孔的底部，使沟道层111与外延部102接触，并在沟道孔中填充绝缘芯部115，如图3k所示。

在本实施例中，沟道层111与外延部102相连共同提供了导电沟道。绝缘芯部115的材料例如为氧化硅。

进一步的，例如采用回刻蚀工艺去除沟道柱顶部的绝缘芯部，并形成插塞结构107，之后覆盖结缘叠层150形成保护层108，如图3l所示。

在本实施例中，插塞结构107的材料与沟道层111相同，例如为多晶硅，保护层108的材料与牺牲层具有较高的刻蚀选择比，例如为氧化硅，从而保证在下述替换牺牲层的步骤中，沟道柱不会受到刻蚀工艺的影响。

然而本发明实施例并不限于此，本领域技术人员可以根据需要对保护层108的材料进行其他设置。

进一步的，利用栅线缝隙109(如图2所示)作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层从而形成空腔1091，如图3m所示。

优选地，经由栅线缝隙109进行离子注入，在衬底101中形成n型(使用n型掺杂剂，例如p、as)或p型(使用p型掺杂剂，例如b)的掺杂区。掺杂区作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙109。叠层结构150中的牺牲层的端部暴露于栅线缝隙109的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙109的开口逐渐向叠层结构150的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层去除牺牲层。

此外，在蚀刻步骤中，由于隔离层103也相对牺牲层具有较高的选择性，因此在刻蚀过程中可以保护衬底101(包括外延部)不被刻蚀剂损伤。

进一步的，利用栅线缝隙109作为沉积物通道，采用ald工艺在栅线缝隙109和空腔1091中填充金属层形成栅极导体层121、122以及123，如图3n所示。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。然后进行回蚀刻(etchback)，在金属层中重新形成栅线缝隙109，并在栅线缝隙109中形成作为源线的导电通道。

如图3a至3n所示，通过上述工艺步骤形成的3d存储器件包括：衬底101、隔离层103、栅叠层结构120、多个沟道柱110、保护层109。

衬底101具有多个外延部102，其中，衬底101具有自衬底表面延伸至衬底中的多个凹陷，与凹陷相邻的衬底的凸起部分作为外延部102。

隔离层103覆盖在衬底101上，其中，隔离层103覆盖凹陷与外延部，隔离层的表面形貌分别与凹陷、外延部的表面形貌相同。

栅叠层结构120覆盖在隔离层103上，包括交替堆叠的多个栅极导体层与层间绝缘层。在外延部102处，底部栅极导体层覆盖在位于凹陷中隔离层上，通过隔离层103分别与衬底的凹陷101’与外延部102分隔，其中，底部栅极导体层的厚度不大于凹陷101’的深度。底部层间介质层覆盖底部栅极导体层与隔离层，底部栅极导体层的表面的水平位置高于外延部102。

多个沟道柱110贯穿栅叠层结构120与隔离层103，并分别与对应的外延部102接触。沟道柱110包括覆盖沟道孔的侧壁依次形成的栅介质层114、电荷存储层113、隧穿介质层112以及沟道层111，其中，沟道孔贯穿叠层结构与隔离层，暴露相应的外延部，沟道层111延伸至外延部中与外延部102接触。

图4a与图4b示出了本发明实施例的效果分析示意图，其中，图4a为用常规工艺制造的3d存储器件的结构示意图，图4b与图4c分别示出了图4a中外延结构部分的电镜图。

如图4a与图4c所示，在常规的3d存储器件的制造工艺中，需要在沟道孔底部位置形成外延结构202，随着栅叠层结构202堆叠的层数不断增加，沟道孔的深度也随之增加，形成的外沿结构202不仅容易产生空位(void)，而且外延结构202的高度、表面平整度以及离子掺杂浓度也会受工艺限制不能到达标准。同时，在常规的3d存储器件的制造工艺中，还需要在形成底部栅极导体层前，对外延结构202的侧壁进行氧化形成底部栅极介质层203，必然会对外延结构202造成损伤，而且容易造成底部栅极导体层与外延结构202之间的漏电问题。

而根据本发明实施例提供的3d存储器件及其制造方法，通过将沟道柱与作为外延结构的外延部接触，和叠层结构一起提供了3d存储器件的选择晶体管和存储晶体管。与常规工艺相比，本发明实施例提供方案直接将衬底接制作成具有外延部的形式，代替了常规工艺在沟道孔底部形成与衬底接触的外延结构的方案，避免了深孔中外延结构的高度不一致、表面不平整以及离子掺杂浓度不易控制的问题，还省去了常规工艺中的刻蚀后处理(postetchtreatment,pet)步骤。

此外，本发明实施例提供的3d存储器件及其制造方法还通过直接覆盖外延部的表面形成隔离层，在外延部处，隔离层作为栅介质层，栅极导体层通过隔离层与外延结构分隔。与常规工艺相比，本发明实施例提供的方案不必对外沿结构的侧表面进行氧化形成栅介质层，避免了外延结构因原位水汽氧化(in-situsteamgeneration,issg)工艺被损伤的问题，同时降低了因外延结构的损伤造成底部栅极到体层与外延结构之间的漏电风险。

进一步的，由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，在贯穿位于沟道孔底部的沟道层、隧穿介质层、电荷存储层以及栅介质层形成接触孔时，更容易同时控制刻蚀在每个外延部上的停止位置(刻蚀深度)，在通过透射电子显微镜对外延部进行检检测时，表征刻蚀程度和效果的暗电压对比度(darkvoltagecontrast，dvc)具有显著进步。

进一步的，通过直接覆盖衬底的凹陷与凸起部分(外延部)形成与衬底表面形貌相同的隔离层，该隔离层不仅作为外延结构与底部栅极导体层之间的栅介质层，还可以复用为底部栅极导体层与衬底之间的层间隔离层，即底部栅极导体层与衬底的隔离以及与外延部的隔离在同一步骤中完成，简化了3d存储器件的制作工艺。

由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，而隔离层是直接覆盖在衬底的表面形成的，因此隔离层的平整度也可以得到保障，从而可以适当减少隔离层的厚度，在保证底部栅极导体层与外延部之间不会发生漏电的情况下，尽可能减少隔离层的厚度，从而降低了器件的整体厚度并节省了成本。

因此，根据本发明实施例的半导体器件及其制造方法提高了产品良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。