沟槽制作方法及半导体隔离结构制作方法与流程
本发明涉及集成电路领域，尤其涉及一种沟槽制作方法及一种半导体隔离结构制作方法。
背景技术：
在集成电路制造中，对于在半导体基底上制作的各个独立器件例如不同的存储单元、不同的晶体管之间的隔离，多使用浅沟槽隔离(shallowtrenchisolation，sti)的方法，具体是通过在衬底上蚀刻出具有一定深度的沟槽，再在沟槽中填充氧化物来达到隔离效果。
随着集成电路制造工艺的发展，在同一衬底上会设置具有不同操作电压的器件，如低压器件和高压器件，低压器件和高压器件分别被设置在衬底的低压区和高压区。在制作不同操作电压的器件时，相应区域的浅沟槽隔离所需的沟槽深度的要求也有可能不同。为了获得不同深度的沟槽，现有制造工艺需要使用两枚光罩进行两次曝光并结合蚀刻工艺以分别在低压区和高压区获得较浅和较深的沟槽，工艺复杂，制作成本较高。
技术实现要素：
本发明提供一种沟槽制作方法，可以在半导体基底中形成不同深度的沟槽，并且减少了光罩的数量，有助于降低制作成本。本发明另外提供一种半导体隔离结构制作方法，其中利用了所述沟槽制作方法，在仅利用了一次光罩工艺的情况下，可以在低压区和高压区分别形成不同深度的隔离结构。
一方面，本发明提供的沟槽制作方法包括如下步骤：
在半导体基底表面依次形成硬掩膜层和临时固化层，所述硬掩膜层覆盖所述半导体基底，所述临时固化层覆盖所述硬掩膜层，所述临时固化层在升温至一定温度区间时产生流动性；
在所述临时固化层和所述硬掩膜层中形成至少两个开口，所述开口暴露出所述半导体基底的表面；
利用所述临时固化层和所述硬掩膜层作为保护层，刻蚀所述半导体基底被开口暴露的区域，对应于所述开口在所述半导体基底中形成宽度不同而深度相同的至少两个第一深度沟槽；
将所述半导体基底先升温再冷却，使所述临时固化层产生流动性而向所述第一深度沟槽中回流并固化为沟槽填充物，其中，所述沟槽填充物未填满宽度最大的所述第一深度沟槽；以及
利用所述硬掩膜层作为保护层，刻蚀所述沟槽填充物，宽度最大的所述第一深度沟槽中的沟槽填充物被去除，继续刻蚀暴露出来的所述半导体基底，以形成与所述第一深度沟槽的深度不同的第二深度沟槽。
可选的，对所述半导体基底的刻蚀均为蚀刻角度垂直于所述半导体基底表面的干法刻蚀。
可选的，刻蚀所述半导体基底采用的蚀刻工艺对所述半导体基底和所述沟槽填充物的刻蚀选择比大于2。
可选的，刻蚀所述沟槽填充物采用的蚀刻工艺对所述沟槽填充物和所述半导体基底的刻蚀选择比大于2。
可选的，在形成所述第二深度沟槽后，所述沟槽制作方法还包括：
去除所述第一深度沟槽中剩余的沟槽填充物。
可选的，在形成所述第二深度沟槽后，剩余的所述第一深度沟槽包括较小宽度沟槽和较大宽度沟槽，所述沟槽制作方法还包括：
利用所述硬掩膜层作为保护层，刻蚀所述沟槽填充物，使所述较大宽度沟槽中的所述沟槽填充物被去除，继续刻蚀暴露出来的所述半导体基底，使所述较大宽度沟槽加深为第三深度沟槽，同时所述第二深度沟槽加深为第四深度沟槽。
可选的，所述临时固化层的材料包括硼磷硅酸盐玻璃、磷硅酸盐玻璃和可流动氧化物中的至少一种。
一方面，本发明提供的半导体隔离结构制作方法包括如下步骤：
提供半导体基底，所述半导体基底布设有低压区和高压区；
利用上述沟槽制作方法在所述低压区形成第一深度沟槽，并在所述高压区形成第二深度沟槽，所述第一深度沟槽较所述第二深度沟槽的深度和宽度均减小；
在所述第一深度沟槽和所述第二深度沟槽中填充隔离介质，并使所述隔离介质的上表面与所述硬掩膜层齐平；以及
去除所述硬掩膜层。
可选的，所述半导体基底表面形成有衬垫氧化层，所述硬掩膜层覆盖所述衬垫氧化层。
可选的，在所述第一深度沟槽和所述第二深度沟槽中填充隔离介质之前，所述半导体隔离结构制作方法还包括：
在所述第一深度沟槽和所述第二深度沟槽的表面形成沟槽氧化层。
本发明提供的沟槽制作方法，首先在半导体基底表面依次形成了硬掩膜层和临时固化层，所述临时固化层在升温至一定温度区间时产生流动性，然后在半导体基底中形成宽度不同而深度相同的至少两个第一深度沟槽后，将所述半导体基底先升温再冷却，使所述临时固化层产生流动性而向所述第一深度沟槽中流动并固化为沟槽填充物，由于第一深度沟槽的宽度不同，在沟槽填充物未填满宽度最大的第一深度沟槽的情况下，沟槽填充物在第一深度沟槽中的深度有所不同，然后利用所述硬掩膜层作为保护层，刻蚀所述沟槽填充物时，宽度最大的第一深度沟槽中的所述沟槽填充物最先被去除，其余第一深度沟槽内的沟槽填充物尚未去除，此时继续向下刻蚀宽度最大的第一深度沟槽内被暴露出来的所述半导体基底时，可以得到较第一深度沟槽更深的第二深度沟槽。该沟槽制作方法最多利用一次光罩工艺即可在半导体基底中形成了不同深度的沟槽，简化了工艺并有助于降低制作成本。
本发明提供的半导体隔离结构制作方法，利用了上述沟槽制作方法分别在半导体基底的低压区和高压区形成了不同深度和宽度的沟槽，然后通过在沟槽中填充隔离介质并去除硬掩膜层，填充隔离介质后的第一深度沟槽和第二深度沟槽可以分别作为低压区和高压区的半导体隔离结构，可以满足低压区和高压区的不同隔离要求，所述半导体隔离结构制作方法相对于现有工艺光罩数量减少，简化工艺的同时有助于降低制作成本。
附图说明
图1a至图1g是一种在低压区和高压区制作不同深度沟槽的方法各步骤的剖面示意图。
图2是本发明一实施例的沟槽制作方法的流程示意图。
图3a至图3g是利用本发明一实施例的沟槽制作方法在半导体基底中制作不同深度沟槽的剖面示意图。
图3h至图3j是利用本发明一实施例的半导体隔离结构制作方法在低压区和高压区形成半导体隔离结构的剖面示意图。
图4是利用本发明一实施例的沟槽制作方法在半导体基底中形成的不同深度沟槽的剖面示意图。
附图标记说明：
100、200-半导体基底；
101、201-衬垫氧化层；
102、202-硬掩膜层；
103-第一光刻胶层；
104、205-第一深度沟槽；
105-第二光刻胶层；
106、207-第二深度沟槽；
203-临时固化层；
204-光刻胶层；
206-沟槽填充物；
310-隔离介质；
10-较小宽度沟槽；
20-较大宽度沟槽。
具体实施方式
以下结合附图和具体的实施例对本发明的沟槽制作方法及半导体隔离结构制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。下文中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
图1a至图1g是一种在低压区和高压区制作不同深度沟槽的方法各步骤的剖面示意图。以下结合图1a至图1g对这种方法进行说明。
图1a是利用一种制作不同深度沟槽的方法在半导体基底上形成硬掩膜层后的剖面示意图。参照图1a，该制作不同深度沟槽的方法包括第一步骤：在半导体基底100上依次形成衬垫氧化层101和硬掩膜层102。所述衬垫氧化层101例如为氧化硅(sio2)，所述硬掩膜层102例如为氮化硅(si3n4)。所述半导体基底100包括有低压(lowvoltage，lv)区和高压(highvoltage，hv)区，低压区可以用来制作低压器件，高压区可以用来制作高压器件。
参照图1b至图1d，该制作不同深度沟槽的方法包括第二步骤：利用光罩工艺和蚀刻工艺，在半导体基底100中形成第一深度的沟槽，所述第一深度为要在低压区形成的隔离结构的深度。
具体的，图1b是利用一种制作不同深度沟槽的方法执行第一次光罩工艺后的剖面示意图。图1c是利用一种制作不同深度沟槽的方法在硬掩膜层中形成开口后的剖面示意图。图1d是利用一种制作不同深度沟槽的方法在半导体基底中形成第一深度沟槽后的剖面示意图。参照图1b，首先在硬掩膜层102上形成第一光刻胶层103，并利用曝光、显影工艺使所述第一光刻胶层103图形化，第一光刻胶层103中开口的位置即为要在半导体基底100中形成隔离结构的位置，为了使高压区的隔离结构的宽度更宽，隔离效果更好，第一光刻胶层103中位于低压区的开口的宽度小于位于高压区的开口的宽度；然后，参照图1c，利用图形化的第一光刻胶层103作为保护层，刻蚀硬掩膜层102和衬垫氧化层101，使硬掩膜层102和衬垫氧化层101图形化，露出开口处的半导体基底100；接着，参照图1d，去除第一光刻胶层103，利用图形化的硬掩膜层102作为保护层，刻蚀半导体基底103，可以在半导体基底103中形成深度基本相同的沟槽，记为第一深度沟槽104。
为了将高压区的沟槽加深以满足高压要求，该制作不同深度沟槽的方法又执行了一次光罩工艺。图1e是利用一种制作不同深度沟槽的方法执行第二次光罩工艺后的剖面示意图。参照图1e，该制作不同深度沟槽的方法包括第三步骤：再次形成光刻胶层，记为第二光刻胶层105，并利用第二次光罩工艺使所述第二光刻胶层105图形化，其开口露出高压区的半导体基底100。
图1f是利用一种制作不同深度沟槽的方法在高压区形成第二深度沟槽后的剖面示意图。图1g是利用一种制作不同深度沟槽的方法去除第二光刻胶层后的剖面示意图。参照图1f和图1g，接着，该制作不同深度沟槽的方法包括第四步骤：以图形化的第二光刻胶层105和硬掩膜层102为掩膜，刻蚀高压区的第一深度沟槽104，使沟槽深度加深，然后将第二光刻胶层105去除。经过刻蚀，高压区的第一深度沟槽104加深为第二深度沟槽106，其深度大于低压区的第一深度沟槽104的深度，即在半导体基底100中形成了深度不同的沟槽。后续可以在所述第一深度沟槽104和第二深度沟槽106中填充隔离介质，以分别在低压区和高压区形成满足不同隔离要求的隔离结构。
上述制作不同深度沟槽的方法使用两枚光罩利用了两次曝光工艺，分别在低压区和高压区进行光刻及蚀刻来获得了两种深度的沟槽，但是该工艺较为复杂，光罩数量多会增加制作成本。
本实施例的沟槽制作方法相对于上述制作不同深度沟槽的方法，可以简化工艺，同时仍然可以获得不同深度的沟槽。以下对本实施例的沟槽制作方法作详细描述，需要说明的是，虽然在本文中以在半导体基底的低压区和高压区分别形成不同深度的沟槽为例进行说明，但应当理解，本实施例的沟槽制作方法可以应用各种需要形成不同深度沟槽的工艺中，例如再完成浅沟槽隔离的衬底上制作半导体器件的过程中，也可以利用本实施例的方法形成不同深度的沟槽。
图2是本发明一实施例的沟槽制作方法的流程示意图。参照图2，本发明一实施例中的沟槽制作方法包括以下步骤：
步骤s1：在半导体基底表面依次形成硬掩膜层和临时固化层，所述硬掩膜层覆盖所述半导体基底，所述临时固化层覆盖所述硬掩膜层，所述临时固化层在升温至一定温度区间时产生流动性；
步骤s2：在所述临时固化层和所述硬掩膜层中形成至少两个开口，所述开口暴露出所述半导体基底的表面；
步骤s3：利用所述临时固化层和所述硬掩膜层作为保护层，刻蚀所述半导体基底被开口暴露的区域，对应于所述开口在所述半导体基底中形成宽度不同而深度相同的至少两个第一深度沟槽；
步骤s4：将所述半导体基底先升温再冷却，使所述临时固化层产生流动性而向所述第一深度沟槽中回流并固化为沟槽填充物，其中，所述沟槽填充物未填满宽度最大的所述第一深度沟槽；
步骤s5：利用所述硬掩膜层作为保护层，刻蚀所述沟槽填充物，宽度最大的所述第一深度沟槽中的沟槽填充物被去除，继续刻蚀暴露出来的所述半导体基底，以形成与所述第一深度沟槽的深度不同的第二深度沟槽。
图3a至图3j是利用本发明一实施例的沟槽制作方法在半导体基底中制作不同深度沟槽的剖面示意图。以下结合图3a至图3j对本实施例的沟槽制作方法进行说明。
图3a是利用本发明一实施例的沟槽制作方法在半导体基底上形成硬掩膜层和临时固化层后的剖面示意图。参照图3a，首先执行步骤s1，在半导体基底200表面依次形成硬掩膜层202和临时固化层203，所述硬掩膜层202覆盖所述半导体基底200，所述临时固化层203覆盖所述硬掩膜层202，所述临时固化层203在升温至一定温度区间时产生流动性。
所述半导体基底200的材料可以包括硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，或者还可以为其它的材料，例如砷化镓等ⅲ、ⅴ族化合物。半导体基底还可以根据设计需求注入一定的掺杂粒子以改变电学参数。所述半导体基底200也可以是在衬底上通过一些半导体工艺所形成的前端器件结构。本实施例中，所述半导体基底200例如为硅衬底，在半导体基底200中布置有低压区(lv)和高压区(hv)，低压区可以用于制作低压器件(操作电压约0.8v～2.5v)，高压区可以用于制作高压器件(操作电压通常大于3.3v)。
优选方案中，在形成硬掩膜层202之前，在半导体基底201上可以先形成厚度约
本实施例中，在半导体基底200表面形成硬掩膜层202后，还在硬掩膜层202上制作了一层临时固化层203，所述临时固化层203覆盖所述硬掩膜层202。所述临时固化层203应当具有如下特性：在半导体基底200上成膜之后，表现为固态，但若随着半导体基底200或者环境温度的上升，即升温至一定温度区间时，所述临时固化层203会产生流动性，可以从水平位置较高的地方向较低的位置回流。
具体的，所述临时固化层203的材料可以包括硼磷硅酸盐玻璃(boronphosphorussilicateglass，bpsg)、磷硅酸盐玻璃(phosphorussilicateglass，psg)和可流动氧化物等可以在升温后产生流动性的材料中的至少一种。本实施例中，所述临时固化层203例如是bpsg层，其可以通过化学气相沉积工艺形成。所述临时固化层203的厚度可以根据要制作的沟槽的大小设定。
接着执行步骤s2，利用光罩工艺，在所述临时固化层203和所述硬掩膜层202中形成至少两个开口，所述开口暴露出所述半导体基底200的表面。
图3b是利用本发明一实施例的沟槽制作方法执行光罩工艺后的剖面示意图。图3c是利用本发明一实施例的沟槽制作方法在临时固化层和硬掩膜层中形成开口后的剖面示意图。参照图3b，可以采用光罩工艺在临时固化层203和所述硬掩膜层202中形成开口，具体的，先在临时固化层203上形成光刻胶层204，然后利用光罩进行曝光，再经过显影工艺，使光刻胶层204图形化，根据光罩的设计，可以在所述光刻胶层204中形成开口，所述开口用来后续在半导体基底200中形成宽度不同而深度基本相同的第一深度沟槽，因而大小不完全相同；接着，参照图3c，利用光刻胶层204的保护，刻蚀临时固化层203、硬掩膜层202以及衬垫氧化层201，在所述临时固化层203和所述硬掩膜层202中形成至少两个开口，所述开口暴露出半导体基底200的表面。本实施例中，计划在半导体基底200的低压区制作较浅、较窄的沟槽，而在高压区计划制作较深、较宽的沟槽，以满足相应区域的隔离结构的制作要求。可以理解的是，文中所指的“较深”、“较浅”是二者相比较的结果，其中“较深”是指高压区的沟槽深度大于低压区的沟槽深度，同理，文中所指的“较宽”、“较窄”亦是指高压区的沟槽宽度与低压区的沟槽宽度相比较的结果。具体的，本实施例中，可以设定硬掩膜层202在低压区的开口具有第一宽度l1，在高压区的开口具有第二宽度l2，第二宽度l2与第一宽度l1的丈量方向相同，且l1<l2。当然，本发明不限于此，在另一实施例中，根据要制作的沟槽的要求，硬掩膜层202中的开口的宽度可以不限于上述第一宽度l1和第二宽度l2，也可以是包括具有介于第一宽度和第二宽度之间宽度的开口。
结合图3c所示，由于开口贯穿了临时固化层203、所述硬掩膜层202和所述衬垫氧化层201，也即半导体基底200的表面被暴露了出来，此时可以将光刻胶层204去除。
图3d是利用本发明一实施例的沟槽制作方法在半导体基底中形成第一深度沟槽后的剖面示意图。参照图3d，接着，执行步骤s3，利用所述临时固化层203和所述硬掩膜层202作为保护层，刻蚀所述半导体基底200被暴露的区域，从而对应于硬掩膜层202中的开口在半导体基底200中形成宽度不同而深度相同的至少两个第一深度沟槽205。应当认识到，此步骤所指的“深度相同”是指所形成的至少两个第一深度沟槽205的目标深度相同，但实际在工艺执行过程中可能会一定的误差。
在步骤s3中，对半导体基底200的刻蚀可采用各向异性的干法蚀刻工艺，利用干法蚀刻工艺优良的方向性，便于对应于开口在半导体基底200中形成设定形状的沟槽。干法蚀刻工艺的蚀刻角度可以选择垂直于所述半导体基底200表面，即垂向刻蚀，蚀刻气体可以选自hbr、cl2、sf6、o2、n2、nf3、ar、he和cf4等气体中的一种或几种。优选方案中，刻蚀所述半导体基底200采用的蚀刻工艺对半导体基底200和临时固化层203的刻蚀选择比大于2，更佳地，该刻蚀选择比大于10，以避免在形成第一深度沟槽205的过程中产生临时固化层203的损失。此次刻蚀在半导体基底中形成的沟槽的深度基本相同，记为第一深度沟槽205。由于硬掩膜层202中的开口的差异，对应形成的第一深度沟槽205的宽度也不相同，本实施例中，由于硬掩膜层202在低压区的开口的宽度(第一宽度l1)小于高压区开口的宽度(第二宽度l2)，位于低压区的第一深度沟槽205的宽度较高压区的第一深度沟槽205的宽度也要小，示例的，所述低压区的第一深度沟槽205的宽度约55nm～100nm，高压区的第一深度沟槽205的宽度大于等于0.5μm，可见同一方向上低压区的沟槽宽度远小于高压区的沟槽宽度。
图3e是利用本发明一实施例的沟槽制作方法在第一深度沟槽中回流得到沟槽填充物后的剖面示意图。参照图3e，执行步骤s4，将所述半导体基底200先升温再冷却，使所述临时固化层203产生流动性而向所述第一深度沟槽205中回流并固化为沟槽填充物206，其中，所述沟槽填充物206未填满宽度最大的第一深度沟槽205。
本实施例中，临时固化层203的材料例如为bpsg，可以利用快速热处理(rapidthermalprocess，rtp)工艺将形成第一深度沟槽205后的半导体基底200加热到约800℃～1000℃的区间使bpsg受热回流，bpsg从硬掩膜层202表面流到周围的第一深度沟槽205内，形成沟槽填充物206。由于低压区的第一深度沟槽205的宽度远小于高压区的第一深度沟槽205的宽度，因而低压区的第一深度沟槽205基本被bpsg固化后形成的沟槽填充物206填满，而高压区的第一深度沟槽205仅有底部会有较薄的沟槽填充物206，即不同区域的第一深度沟槽205内的沟槽填充物206的深度形成了差异。
本实施例中，可以根据高压区和低压区设计的沟槽的数量及宽度，调整临时固化层203的材料、流动性及厚度等参数，并达到沟槽填充物206未填满宽度最大的第一深度沟槽205的目的。由于最大宽度以外的其它第一深度沟槽205的宽度较小，则相对于宽度最大的第一深度沟槽205来说，其它第一深度沟槽205中的沟槽填充物206较宽度最大的第一深度沟槽205中的沟槽填充物206的厚度更大，体现在不同区域的沟槽填充物206的上表面形成了高度差。这样在后续直接利用硬掩膜层202作为保护层，刻蚀去除不同区域的沟槽内的沟槽填充物206时，所需的时间不同。
图3f是利用本发明一实施例的沟槽制作方法在高压区得到第二深度沟槽后的剖面示意图。图3g是利用本发明一实施例的沟槽制作方法在去除残余的沟槽填充物后的剖面示意图。参照图3f和图3g，执行步骤s5，利用所述硬掩膜层202作为保护层，刻蚀所述沟槽填充物206，宽度最大的第一深度沟槽205中的沟槽填充物206被去除，继续刻蚀暴露出来的所述半导体基底200，在宽度最大的第一深度沟槽205位置形成与第一深度沟槽205的深度不同的第二深度沟槽207。
具体的，在步骤s5中，先利用所述硬掩膜层202作为保护层，利用干法垂向刻蚀，刻蚀沟槽填充物206。本实施例中，沟槽填充物206的材料与临时固化层203为同一材料(bpsg)，可以选择适合的蚀刻气体及参数刻蚀bpsg，在刻蚀过程中，低压区和高压区的沟槽填充物206的刻蚀速度基本相同，因而高压区的第一深度沟槽205中的沟槽填充物206先被去除，此时，可以继续利用同一蚀刻工艺或者不同的蚀刻工艺向下刻蚀，使高压区的第一深度沟槽205的深度继续增加，而此时低压区的第一深度沟槽205还覆盖着沟槽填充物206，在高压区的第一深度沟槽205深度增加的同时，低压区的第一深度沟槽205的深度并未同时加深，可以实现二者的深度产生差异。例如可以通过控制刻蚀时间，在高压区的第一深度沟槽205的深度基本达到高压区计划的沟槽深度后，再停止刻蚀。然后根据低压区的第一深度沟槽205中的沟槽填充物206的残留情况，去除半导体基底200上剩余的沟槽填充物206。
为了避免在刻蚀沟槽填充物206的过程中，因同时对半导体基底200产生蚀刻而对低压区和高压区的沟槽形貌造成影响，优选方案中，步骤s5刻蚀所述沟槽填充物206采用的蚀刻工艺对所述沟槽填充物206和半导体基底200的刻蚀选择比大于2，优选大于10。本实施例中，可以主要采用氟碳化合物如c4f8作为蚀刻气体来刻蚀bpsg材质的沟槽填充物206，由于干法蚀刻工艺为各向异性蚀刻，可以调整蚀刻角度使蚀刻方向垂直于半导体基底表面，使得刻蚀沟槽隔离物206的过程对沟槽侧面的影响较小，以减少对沟槽宽度的影响。此外，利用干法蚀刻工艺的终点侦测功能，可以在高压区的第一深度沟槽205内的沟槽填充物206率先被去除后，停止刻蚀，参照图3f，此时低压区的第一深度沟槽205内的沟槽填充物206仍然残留有一部分。接着，可以调整蚀刻工艺，具体可选择对半导体基底200和所述沟槽填充物206的刻蚀选择比较大的干法蚀刻工艺对在高压区暴露出来的半导体基底200进行蚀刻，此时，由于仅高压区的第一深度沟槽205的底面被暴露出来，因而高压区的第一深度沟槽205的深度加深，可以在高压区形成深度较第一深度沟槽205深的第二深度沟槽207，参照图3g，在高压区的第一深度沟槽205形成第二深度沟槽207的过程中，低压区由于沟槽填充物206未被去掉，第一深度沟槽205的深度未发生变化。参照图3h，在低压区和高压区分别获得不同深度的第一深度沟槽205和第二深度沟槽207后，停止刻蚀半导体基底200，此时可以再次采用刻蚀沟槽填充物206的蚀刻工艺，将低压区第一深度沟槽205内剩余的沟槽填充物206去除，如图3g所示，第一深度沟槽205的深度为第一深度h1，第二深度沟槽207的深度为第二深度h2，二者满足h1<h2的关系。
利用上述步骤s1至s5，分别在半导体基底200的低压区和高压区形成了深度不同的沟槽，该过程中仅利用了一次光罩工艺，简化了工艺，有利于降低制造成本。
需要说明的是，虽然本实施例通过低压区和高压区为例，在半导体基底上形成了两种深度的沟槽，但本发明不限于此，在另一实施例中，可以采用不同的光罩设计，在步骤s3后，使半导体基底200中形成三个或四个以上的宽度各不相同的第一深度沟槽。图4是利用本发明一实施例的沟槽制作方法在半导体基底中形成的不同深度沟槽的剖面示意图。参照图4，该实施例中，经过上述步骤s3，在半导体基底200中除了形成宽度最大的第一深度沟槽外，剩余的所述第一深度沟槽包括较小宽度沟槽10和较大宽度沟槽20，继而经过步骤s4后，除了宽度最大的第一深度沟槽中的沟槽填充物的厚度最小外，其它第一深度沟槽中的沟槽填充物也有厚度区别，继而在步骤s5中将宽度最大的第一深度沟槽中的沟槽填充物去除后，在其它第一深度沟槽中，较小宽度沟槽10内的沟槽填充物的厚度比较大宽度沟槽20内的沟槽填充物的厚度更大，从而，该实施例中，在宽度最大的第一深度沟槽加深形成为第二深度沟槽(具有第二深度h2)后，所述沟槽制作方法还可以包括如下过程：利用硬掩膜层作为保护层，刻蚀半导体基底200上的沟槽填充物，使剩余第一深度沟槽中的较大宽度沟槽20内的沟槽填充物先被去除，继续刻蚀暴露出来的半导体基底200，使得在所述较大宽度沟槽20位置形成具有第三深度h3的第三深度沟槽，同时，在第二深度沟槽不采用额外的保护层的情况下，第二深度沟槽在此过程中由原来的第二深度h2继续加深，在所述第二深度沟槽的位置可以形成具有第四深度h4的第四深度沟槽，由于较小宽度沟槽10相对于较大宽度沟槽20和最大宽度沟槽，内部的沟槽填充物最多，因而深度变化最小。在去除残留的沟槽填充物后，在半导体基底200上形成了至少三种深度的沟槽，分别是第一深度沟槽(具有第一深度h1)、第三深度沟槽(具有第三深度h3)以及第四深度沟槽(具有第四深度h4)，并且依照深度比较，第四深度沟槽的深度大于第三深度沟槽的深度，第三深度沟槽的深度大于第一深度沟槽的深度，即h4>h3>h1。可见，利用本发明实施例描述的沟槽制作方法，也可以在半导体基底中形成三种以上不同深度的沟槽。
本发明实施例还涉及一种半导体隔离结构制作方法。所述半导体隔离结构制作方法为了在半导体基底中获得不同深度的制作浅沟槽隔离的沟槽，利用了上述沟槽制作方法。
具体的，所述半导体隔离结构制作方法包括第一步骤：提供半导体基底，所述半导体基底布设有低压区和高压区。半导体基底的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，半导体基底可以选用本领域公知的材料。本实施例中，所述半导体基底用于在其上既制作低压器件还制作高压器件，因而根据在半导体基底表面不同区域的分布，可以布设用来制作低压器件的低压区和用来制作高压器件的高压区，且根据低压器件和高压器件对于隔离结构的要求不同，在高压区需要形成的隔离结构的深度和宽度均大于低压区的通常采用的浅沟槽隔离的深度和宽度，因而，参照图3a至图3g，本实施例的半导体隔离结构制作方法的第二步骤可以包括如下过程：以所述半导体基底为半导体基底200，利用上述步骤s1至s5的沟槽制作方法在所述低压区形成第一深度沟槽205，并在所述高压区形成第二深度沟槽207，所述第一深度沟槽205较所述第二深度沟槽207的深度和宽度均有所减小，具体深度和宽度可以根据实际需要调整各层材料厚度以及工艺参数获得。
在利用上述沟槽制作方法形成第一深度沟槽205和第二深度沟槽207后，衬底上残留的临时固化层203以及沟槽填充层206均可通过相应的蚀刻工艺去除，以避免残留物对后续工艺的影响。
本实施例的半导体隔离结构制作方法在低压区和高压区分别形成不同深度的第一深度沟槽205和第二深度沟槽207后，还包括第三步骤：在所述第一深度沟槽和所述第二深度沟槽中填充隔离介质，并使所述隔离介质的上表面与硬掩膜层齐平。图3h至图3j是利用本发明一实施例的半导体隔离结构制作方法在低压区和高压区形成半导体隔离结构的剖面示意图。以下结合附图对该步骤作进一步说明。
图3h是利用本发明一实施例的半导体隔离结构制作方法在沟槽中填充隔离介质后的剖面示意图。参照图3h，具体的，可以通过化学气相沉积工艺在形成有第一深度沟槽205和第二深度沟槽207的半导体基底200上沉积隔离介质310，使隔离介质310填满第一深度沟槽205和第二深度沟槽207。另外，在填充隔离介质310之前，可以先在所述第一深度沟槽205和所述第二深度沟槽207的表面形成沟槽氧化层(图中未示出)。形成沟槽氧化层的目的是对半导体基底中的第一深度沟槽205和第二深度沟槽207进行氧化修复，以提高隔离介质的填充效果。沟槽氧化层的形成方法例如是热氧化工艺。在第一深度沟槽205和第二深度沟槽207中填充的隔离介质310优选是氧化硅，可选择例如cvd工艺沉积隔离介质310以填充满第一深度沟槽205和第二深度沟槽207。
图3i是利用本发明一实施例的半导体隔离结构制作方法对隔离介质进行平坦化后的剖面示意图。参照图3i，可以利用化学机械研磨(cmp)工艺研磨衬底表面，使隔离介质310的上表面与硬掩模层202齐平，即，将硬掩膜层202作为研磨的终止层，使研磨后的隔离介质310表面平坦。
图3j是利用本发明一实施例的半导体隔离结构制作方法去除硬掩膜层的剖面示意图。参照图3j，本实施例的半导体隔离结构制作方法还包括第四步骤：去除所述硬掩膜层202。所述硬掩膜层202的材料例如是氮化硅，去除氮化硅可以采用湿法或干法蚀刻，优选采用的蚀刻工艺对硬掩膜层202和隔离介质310具有较高的刻蚀选择比，以避免隔离介质损失。
经过上述第一步骤至第四步骤，上述半导体隔离结构制作方法在半导体基底中形成了隔离结构，其中，在低压区的隔离结构包括第一深度沟槽205和填充在其中的隔离介质310，在高压区的隔离结构包括第二深度沟槽207和填充在其中的隔离介质310，由于第一深度沟槽205和第二深度沟槽207的深度不同，低压区和高压区的隔离结构的隔离效果也有所差别，因而可以满足低压区和高压区的不同隔离要求，所述半导体隔离结构制作方法相对于现有浅沟槽隔离工艺使用的光罩数量减少，简化工艺的同时有助于降低制作成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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