半导体结构的形成方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术：

在半导体工艺中，各个半导体器件之间通常是利用沟槽隔离结构(例如浅沟槽隔离结构)进行隔离的。以及，在半导体器件的制备过程中，一般是优先形成沟槽隔离结构，以利用所形成的沟槽隔离结构界定出多个单元区，在后续步骤中即在各个单元区中形成半导体器件。

目前，在制备沟槽隔离结构时，通常是在衬底的表面上形成掩膜叠层，以利用掩膜叠层界定出沟槽隔离结构的位置和图形形貌，并在完成沟槽隔离结构的制备过程之后，即可进一步去除所述掩膜叠层，以暴露出衬底的表面。在现有工艺中，通常是利用同一道湿法刻蚀步骤去除所述掩膜叠层。

图1为现有技术中在去除掩膜叠层之后的结构示意图，如图1所示，基于现有的掩膜叠层的刻蚀方法，在去除所述掩膜叠层时，常常存在膜层材料无法完全去除的问题。尤其是，针对沟槽隔离结构20凸出于衬底10的顶表面时，在沟槽隔离结构20的侧壁和衬底10的顶表面的拐角处，容易产生膜层材料残留的问题，具体可参考图1的虚线框所标示的类似于鸟嘴形貌。

虽然可以通过增加湿法刻蚀的刻蚀时间，以确保掩膜叠层可以完全被去除，然而，增加刻蚀时间将会增加沟槽隔离结构中的绝缘材料层被腐蚀的风险，进而影响沟槽隔离结构的隔离性能。由此可见，针对于掩膜叠层的去除方法需要进一步改进。

技术实现要素：

本发明的目的在于提供一种半导体结构的形成方法，以解决现有的形成方法中，在去除掩膜叠层时容易产生膜层材料的残留问题，或者过渡刻蚀而导致的沟槽隔离结构被侵蚀的问题。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；

去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，

执行干法刻蚀工艺，以去除所述底层薄膜层。

可选的，去除所述掩膜叠层中的膜层至底层薄膜层的方法包括：

利用湿法刻蚀工艺去除所述掩膜叠层中的至少部分膜层

可选的，所述掩膜叠层包括形成在所述衬底上的所述底层薄膜层和形成在所述底层薄膜层上的硬质掩膜层。

可选的，所述硬质掩膜层的材质包括氮化硅和/或多晶硅。

可选的，在暴露出所述底层薄膜层之后，以及执行干法刻蚀工艺之前，还包括：在所述衬底上形成一遮蔽层，所述遮蔽层覆盖所述沟槽隔离结构，并暴露出所述底层薄膜层；

以及，在执行所述干法刻蚀工艺时，以所述遮蔽层为掩膜刻蚀所述底层薄膜层。

可选的，所述衬底上具有器件区和逻辑区，所述器件区中形成有所述沟槽隔离结构，以在所述器件区中界定出多个器件单元。

可选的，所述遮蔽层还覆盖所述逻辑区。

可选的，所述沟槽隔离结构的形成方法包括：

以所述掩膜叠层为掩膜刻蚀所述衬底，以形成隔离沟槽，

在所述隔离沟槽中填充绝缘材料层，以构成所述沟槽隔离结构；

以及，在填充所述绝缘材料层之前，

执行氧化工艺，以在所述隔离沟槽的内壁上形成一衬氧化层。

可选的，所述底层薄膜层的材质包括氧化硅。

可选的，在去除所述底层薄膜层以暴露出所述衬底的表面之后，还包括：

在所述衬底的表面上形成隧道氧化层，以构成半导体器件。

在本发明提供的半导体结构的形成方法中，在去除掩膜叠层时，去除掩膜叠层中的上层膜层并保留底层薄膜层，之后再利用具备各向异性刻蚀性能的干法刻蚀工艺单独对底层薄膜层进行刻蚀，以提高对底层薄膜层的刻蚀精度，实现更为均匀的去除底层薄膜层，避免了在衬底表面上出现膜层材料残留的问题。基于此，即可以为后续制备半导体器件时，提供良好的基底表面，以提高后续所形成的半导体器件的性能。

此外，基于干法刻蚀工艺的各向异性刻蚀的特性，还可以有效缓解刻蚀剂侧向钻蚀沟槽隔离结构的侧壁，有利于改善在沟槽隔离结构的绝缘材料层中出现空洞的现象，保障沟槽隔离结构的隔离性能。

附图说明

图1为现有技术中在去除掩膜叠层之后的结构示意图；

图2为本发明一实施例中的半导体结构的形成方法的流程示意图；

图3a～图3e为本发明一实施例中的半导体结构的形成方法在其制备过程中的结构示意图。

其中，附图标记如下：

10/100-衬底；

20/200-沟槽隔离结构；

210-隔离沟槽；

220-衬氧化层；

230-绝缘材料层；

300-掩膜叠层；

310-底层薄膜层；

320-硬质掩膜层；

400-遮蔽层。

具体实施方式

如背景技术所述，现有工艺中在去除掩膜叠层时，当刻蚀时间较短，则容易出现膜层材料刻蚀不尽的问题；反之，当刻蚀时间较长，则又极易导致沟槽隔离结构中的绝缘材料会侵蚀的问题。

针对如上所述的技术问题，本申请的发明人在经过大量的研究后发现，正是由于湿法刻蚀工艺的各向同性刻蚀的特性，导致位于沟槽隔离结构与衬底表面相互连接的拐角处的膜层材料容易残留；虽然通过增加刻蚀时间可以解决膜层材料残留的问题，但是基于湿法刻蚀的各向同向刻蚀的特性，使得蚀刻剂会进一步侧向侵蚀沟槽隔离结构的绝缘材料，进而会对沟槽隔离结构造成影响。

鉴于此，本发明提供了一种半导体结构的形成方法，包括：

提供一衬底，并在所述衬底中形成有至少一沟槽隔离结构，以及在所述沟槽隔离结构外围的衬底表面上形成有掩膜叠层；

去除所述掩膜叠层中的膜层至底层薄膜层，以暴露出所述底层薄膜层；以及，

执行干法刻蚀工艺，以去除所述底层薄膜层。

即，本发明提供的形成方法中，利用不同的刻蚀步骤分别去除掩膜叠层的上层膜层和底层薄膜层。即，可以单独对掩膜叠层的底层薄膜层进行刻蚀，尤其是可以利用干法刻蚀工艺对底层薄膜层进行刻蚀。具体的，在执行干法刻蚀时，刻蚀剂可以垂向刻蚀底层薄膜层，以从高度方向上依次消耗底层薄膜层，提高了对底层薄膜层的刻蚀均匀性，避免了在沟槽隔离结构与衬底表面相互连接的拐角处出现膜层材料残留的问题。同时，还可以有效改善刻蚀剂横向刻蚀沟槽隔离结构的绝缘材料的问题，有利于缓解沟槽隔离结构被侵蚀的现象。

以下结合附图和具体实施例对本发明提出的半导体结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2为本发明一实施例中的半导体结构的形成方法的流程示意图，图3a～图3e为本发明一实施例中的半导体结构的形成方法在其制备过程中的结构示意图。

在步骤s100中，具体参考图3a所示，提供一衬底100，所述衬底100例如为硅衬底，并在所述衬底100中形成有至少一沟槽隔离结构200，以及在所述沟槽隔离结构200外围的衬底表面上形成有掩膜叠层300。

可以认为，所述掩膜叠层300界定出所述沟槽隔离结构200的位置和图形形貌。其中，所述掩膜叠层300相应的包括至少两层由下至上依次堆叠的膜层。本实施例中，所述掩膜叠层300包括形成在衬底表面上的底层薄膜层310和形成在所述底层薄膜层310上的硬质掩膜层320。当然，在其他实施例中，所述掩膜叠层300还可以进一步包括其他膜层，例如含碳膜层等。

进一步的，所述底层薄膜层310例如为氧化层，更进一步的，所述底层薄膜层310的材质包括氧化硅。以及，所述硬质掩膜层320的材质例如包括氮化硅(sin)和/或多晶硅(poly)。需要说明的是，所述硬质掩膜层320可以为单层结构，例如为氮化硅层或多晶硅层；或者，所述硬质掩膜层320还可以为叠层结构，例如为氮化硅层和多晶硅层的叠层结构。

即，本实施例中，所述硬质掩膜层320间隔所述底层薄膜层310覆盖在所述衬底100上，从而可以缓解由所述硬质掩膜层320施加于衬底100上的应力。尤其是，当所述硬质掩膜层320的材质包括氮化硅时，由于氮化硅具有较大的应力，因此直接将氮化硅沉积在硅衬底上时会导致较大的应力被施加至所述衬底。本实施例中，在硬质掩膜层320和衬底100之间设置有底层薄膜层310，以及所述底层薄膜层310可采用氧化层，从而可以利用所述氧化层作为缓冲层，更进一步实现应力缓冲。

如上所述，本实施例中，利用所述掩膜叠层300界定出所述沟槽隔离结构200的位置和图形形貌，因此所述掩膜叠层300中相应的形成有对应于沟槽隔离结构的图形。具体的，基于所述掩膜叠层300形成所述沟槽隔离结构200的方法包括如下步骤。

第一步骤，以所述掩膜叠层300为掩膜刻蚀所述衬底100，以形成一隔离沟槽210。

本实施例中，例如是，以所述硬质掩膜层320为掩膜依次刻蚀所述底层薄膜层310至所述衬底100中，以形成所述隔离沟槽210。即，所述隔离沟槽210贯穿所述硬质掩膜层320和所述底层薄膜层310，并延伸至所述衬底100中。

继续参考图3a所示，本实施例中，所述隔离沟槽210的开口尺寸从沟槽顶部至沟槽底部逐渐减小，以使所述隔离沟槽210具有倾斜侧壁。通过形成具有倾斜侧壁的隔离沟槽210，从而在后续填充绝缘材料于所述隔离沟槽210中时，即可有效提高绝缘材料的填充性能，避免填充在隔离沟槽210中的绝缘材料层中产生有空洞的问题。

可选的方案中，具体参考图3a所示，在对衬底100进行刻蚀以形成隔离沟槽210之后，还包括：执行热氧化工艺，以在所述隔离沟槽210的内壁上形成一衬氧化层220。本实施例中，所述衬底100为硅衬底，因此通过热氧化工艺，可自对准的在所述隔离沟槽210对应衬底的内表面上形成所述衬氧化层220。

需要说明的是，在利用刻蚀工艺刻蚀衬底，以形成所述隔离沟槽210时，通常会导致所述隔离沟槽210的侧壁和底壁上产生有刻蚀损伤。基于此，通过形成所述衬氧化层220，以修复隔离沟槽内表面(包括隔离沟槽的侧壁和底壁)的刻蚀损伤。此外，通过形成所述衬氧化层220，还可进一步修饰隔离沟槽210的尖角形貌，例如可使隔离沟槽210底部的尖角圆滑化，从而可缓解隔离沟槽210底部的尖角处容易出现电场集中，以改善隔离沟槽210的尖角处容易被击穿的问题。

第二步骤，在所述隔离沟槽210中填充绝缘材料层230，以构成所述沟槽隔离结构200。

具体的，填充绝缘材料层230在所述隔离沟槽210中的方法例如包括：

首先，利用沉积工艺或者旋涂工艺，将绝缘材料填充在所述隔离沟槽210中，此时所述绝缘材料还会进一步覆盖硬质掩膜层320的顶表面；更进一步的，例如可采用高密度等离子体工艺(highdensityplasma，hdp)沉积所述绝缘材料，以提高所述绝缘材料在所述隔离沟槽210中填充性能；

接着，可通过化学机械研磨工艺执行平坦化工艺，以去除覆盖在所述硬质掩膜层320顶表面上的绝缘材料。

如此，即实现了绝缘材料层230对准填充在所述隔离沟槽210中，以及所述绝缘材料层230的顶表面与所述硬质掩膜层320的顶表面齐平，以构成所述沟槽隔离结构200。

此外，在具体的示例中，所述衬底100上例如定义有器件区和逻辑区。其中，所述器件区中即可形成有所述沟槽隔离结构200，以利用所述沟槽隔离结构200界定出多个器件单元的有源区，后续工艺中，即可在各个有源区上制备半导体器件。具体的，所述半导体器件例如包括晶体管等。以及，所述逻辑区例如位于所述器件区的外围，用于形成逻辑控制电路。

在步骤s200中，具体参考图3b所示，去除所述掩膜叠层300中的膜层至底层薄膜层310，以暴露出所述底层薄膜层310。即，依次去除掩膜叠层300中的上层膜层，并保留掩膜叠层300中位于最底层的膜层，并在后续工艺中，单独对保留下的底层薄膜层310进行刻蚀，以利于控制底层薄膜层310的刻蚀精度。

其中，去除所述掩膜叠层300中的上层膜层至底层薄膜层310的方法包括：利用湿法刻蚀工艺去除所述掩膜叠层中的至少部分膜层。

例如，本实施例中，在去除所述硬质掩膜层320时，即可采用湿法刻蚀工艺刻蚀所述硬质掩膜层320。具体而言，当所述硬质掩膜层320为氮化硅层或多晶硅层的单层结构时，或者当所述硬质掩膜层320为氮化硅层和多晶硅层的叠层结构时，均可采用湿法刻蚀工艺去除所述氮化硅层和多晶硅层。

需要说明的是，针对氮化硅材料而言，在湿法刻蚀工艺下其具备较高的刻蚀速率，因此，在采用湿法刻蚀工艺去除含氮化硅的硬质掩膜层320时，将有利于提高硬质掩膜层320的去除效率。

进一步的，在所述湿法刻蚀工艺中，可以采用对所述硬质掩膜层320和底层薄膜层310具有较大的刻蚀选择比的刻蚀剂。例如，当所述硬质掩膜层320的材质包括氮化硅，底层薄膜层310的材质包括氧化硅，此时可以采用磷酸等刻蚀剂去除氮化硅材料，并减少对底层的氧化硅材料的消耗。

当然，在其他实施例中，当所述掩膜叠层300中例如还包括含碳薄膜层时，此时还可以采用灰化工艺去除所述含碳薄膜层。

在步骤s300中，具体参考图3c～3d所示，执行干法刻蚀工艺，以去除所述底层薄膜层310。即，针对掩膜叠层中被保留下的底层薄膜层310，则单独采用干法刻蚀工艺进行去除，有利于控制对底层薄膜层310的刻蚀精度，以提高对底层薄膜层310的刻蚀均匀性，避免底层薄膜层310中靠近沟槽隔离结构的部分刻蚀不尽的问题。

需要说明的是，相对于湿法刻蚀工艺的各向同性刻蚀而言，干法刻蚀工艺为各向异性刻蚀，从而在执行干法刻蚀工艺时，即能够使干法刻蚀工艺的刻蚀剂可以垂向刻蚀底层薄膜层310，即垂向消耗所述底层薄膜层310，提高了对底层薄膜层310的刻蚀均匀性。

参考图3d所示，所述绝缘氧化层230凸出于所述衬底的表面，此时在衬底的顶表面和绝缘氧化层230的侧壁连接处具有一拐角。承如背景技术所述，当采用湿法刻蚀工艺去除底层薄膜层时，则在刻蚀时间较短的情况下，容易导致底层薄膜层靠近所述拐角处的部分去除不尽而被残留；而在增加刻蚀时间的情况下，又可能会由于湿法刻蚀的刻蚀剂侧向侵蚀沟槽隔离结构的侧壁而导致隔离沟槽内的绝缘材料层出现空洞的问题。

而本实施例中，采用干法刻蚀工艺去除底层薄膜层310，一方面有利于提高对底层薄膜层310的刻蚀均匀性，改善底层薄膜层靠近所述拐角处的部分被残留的问题；另一方面，即使微量的调整了刻蚀时间，以确保底层薄膜层310可以完全被去除，然而相对于湿法刻蚀的各向同性刻蚀而言，干法刻蚀具备各向异性刻蚀的特性，可以有效缓解刻蚀剂从沟槽隔离结构200的侧壁侧向侵蚀隔离沟槽内的绝缘材料层230，以利于保障沟槽隔离结构200的隔离性能。

在可选的方案中，具体参考图3c所示，在执行所述干法刻蚀工艺之前，还包括：在所述衬100上形成一遮蔽层400，所述遮蔽层400覆盖所述沟槽隔离结构200，并暴露出所述底层薄膜层310。其中，所述遮蔽层400例如为光刻胶。

即，利用所述遮蔽层400覆盖所述沟槽隔离结构200的绝缘材料层230，从而在后续工艺中，即能够以所述遮蔽层400为掩膜，单独对底层薄膜层310执行干法刻蚀工艺，避免了对沟槽隔离结构中的绝缘材料层230造成影响。

此外，如上所述，在具体的示例中，所述衬底100上具有逻辑区，基于此，则可使所述遮蔽层400进一步覆盖所述逻辑区(图中未示出)，以避免逻辑区暴露出而受到后续工艺的影响。

进一步的，具体参考图3e所示，在去除所述底层薄膜层之后，即可去除所述遮蔽层。

应当认识到，通过均匀的去除底层氧化层，以避免膜层材料残留在衬底的表面上，即相当于，为后续制备器件单元提供了良好的衬底表面，有利于提高后续所形成的半导体器件的性能。

例如，由沟槽隔离结构200界定出的多个有源区，并用于进一步形成晶体管。基于此，在暴露出衬底100的表面之后，即可以在所述衬底100的表面上形成隧道氧化层。由于衬底的表面上并不存在膜层材料的残留，相应的提高了所形成的隧道氧化层的均匀性，进而有利于提高所形成的晶体管的性能。

具体而言，当沟槽隔离结构的侧壁被侧向侵蚀时，或者当沟槽隔离结构与衬底表面相互连接的拐角处出现膜层材料的残留时，均会导致所形成的隧道氧化层其边缘部分和中间部分的存在差异，进而会导致最终所形成的晶体管出现阈值电压不稳定的问题(例如，使所形成的晶体管产生双峰效应)。因此，在采用本实施例提供的形成方法，可以使所提供的衬底表面不存在膜层材料的残留，以及沟槽隔离结构的侧壁不会被侧向侵蚀，从而有利于改善所形成的晶体管的双峰效应。

综上所述，在本发明提供的半导体结构的形成方法中，在去除掩膜叠层时，优先去除掩膜叠层中的上层膜层并保留底层薄膜层，从而可以单独对底层薄膜层执行干法刻蚀工艺，以提高对底层薄膜层的控制精度，实现更为均匀的去除底层薄膜层，避免了底层薄膜层中靠近沟槽隔离结构的部分刻蚀不尽的问题。并且，基于干法刻蚀工艺的各向异性刻蚀的特性，即使微量的增加干法刻蚀的时间，仍然可以有效缓解刻蚀剂侧向侵蚀沟槽隔离结构的侧壁的现象。基于此，即可以为后续制备半导体器件时，提供良好的基底表面，以提高后续所形成的半导体器件的性能，并且还有利于保障沟槽隔离结构为后续所形成的各个半导体器件之间提供良好的隔离。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。