可改善间隙公差累积的多相非耦合电感的制作方法

本实用新型关于一种非耦合电感，特别是关于一种可改善间隙公差累积的多相非耦合电感。

背景技术：

一般多相非耦合电感，如中国台湾专利第m544698号的图4所示，其该第一芯片与第二芯片黏合且中间第一导体设有磁路间隙，藉以达到两组电感之间无互感效应的效能。

请参阅图1，但是，该实际制作时，也会因为e字铁芯12的外侧脚存有公差使间隙13产生，该间隙13可能会导致非耦合电感的磁力循环不稳定或电感值异常，而当一字铁芯1上串行触接数个e字铁芯12时，更可能产生更大的公差值而使电感体积有所改变或e字铁芯12外侧脚长短公差使成品歪斜，致使成品不合格率提升。

因此，如何解决上述问题，即为本案发明人所欲解决的技术困难点。

技术实现要素：

有鉴于现有的多相非耦合电感的上述问题，因此本实用新型的目的在于提供一种多相非耦合电感改良。

为达成以上的目的，本实用新型提供一种可改善间隙公差累积的多相非耦合电感，其包含：

一磁芯本体，该磁芯本体上设有至少两个以上容置槽，且容置槽上设有弯折部容置槽。

至少两个以上导体，各该导体设于该磁芯本体的容置槽中，该导体为u字状，该导体小于容置槽，且该u字的两端设有垂直弯折部，该导体的垂直弯折部固设于弯折部容置槽。

至少两个以上磁芯，该磁芯为柱状，各该磁芯设于各该导体u字中间，又该磁芯固设于导体，且该磁芯小于或等于该导体的u字内空间。

藉由将该磁芯放入该导体u字中，再将磁芯与导体放入于该磁芯本体的容置槽中，该磁芯设于导体中且置于容置槽的一侧，可使其形成磁路间隙，进而达到防止互感效应。

藉由本实用新型磁芯本体为一体式架构，因而可避免现有的e型磁芯制作上的公差导致最后组合的组合公差过大，进而可减少体积上的误差或成品歪斜的不良影响。

另外，本实用新型亦可减少或增加容置槽简易达成多相非耦合电感的架构。

附图说明

图1为现有的组合示意图。

图2为本实用新型的分解示意图。

图3为本实用新型的磁芯本体透视示意图。

图4为本实用新型的组合示意图。

图5为本实用新型隐藏导体的磁路间隙示意图。

图6为本实用新型简易变化分解示意图。

附图标记说明：1-一字铁芯；12-e字铁芯；13-间隙；2-磁芯本体；21-容置槽；22-弯折部容置槽；23-弯折部容置槽；3-导体；31-垂直弯折部；32-垂直弯折部；4-磁芯；41-磁路间隙。

具体实施方式

请参阅图2、图3所示，该可改善间隙公差累积的多相非耦合电感包含：

一磁芯本体2，该磁芯本体2上设有至少两个以上容置槽21，且容置槽21上设有弯折部容置槽22、23。

至少两个以上导体3，各该导体3设于该磁芯本体2的容置槽21中，该导体3为u字状，该导体3小于容置槽21，且该u字的两端设有垂直弯折部31、32，该导体3的垂直弯折部31、32固设于该弯折部容置槽22、23。

至少两个以上磁芯4，该磁芯4为柱状，各该磁芯4设于各该导体3的u字中间，又该磁芯4固设于导体3，且该磁芯4小于或等于该导体3的u字内空间。

请配合参阅图4、图5，藉由将该磁芯4放入该导体3u字中，再将磁芯4与导体3放入于该磁芯本体2的容置槽21中，该磁芯4设于导体3中且置于容置槽21的一侧，可使其形成磁路间隙41，进而达到防止互感效应。

藉由本实用新型磁芯本体2为一体式架构，因而可避免因为e型磁芯制作上的公差导致最后组合的组合公差过大，进而可减少体积上的误差或成品歪斜的不良影响。

请继续参阅图6所示，本实用新型亦可减少或增加容置槽21简易达成多相非耦合电感的架构。

以上所论述仅为本实用新型较佳实施例而已，并非用以限定本实用新型实施的范围；故在不脱离本实用新型的精神与范畴内所作的等效形状、构造或组合的变换，皆应涵盖于本实用新型的保护范围内。

技术特征：

1.一种可改善间隙公差累积的多相非耦合电感，其特征在于，包含：

一磁芯本体，该磁芯本体上设有至少两个以上容置槽，且容置槽上设有弯折部容置槽；

至少两个以上导体，各该导体设于该磁芯本体的容置槽中，该导体为u字状，且该u字的两端设有垂直弯折部；

至少两个以上磁芯，各该磁芯设于该导体u字中间。

2.如权利要求1所述的可改善间隙公差累积的多相非耦合电感，其特征在于，该弯折部容置槽固设有导体的垂直弯折部。

3.如权利要求1所述的可改善间隙公差累积的多相非耦合电感，其特征在于，该磁芯小于或等于该导体的u字空间。

4.如权利要求1所述的可改善间隙公差累积的多相非耦合电感，其特征在于，该导体小于该磁芯本体的容置槽。

5.如权利要求1所述的可改善间隙公差累积的多相非耦合电感，其特征在于，该磁芯为柱状。

技术总结
一种可改善间隙公差累积的多相非耦合电感，其包含：一磁芯本体，该磁芯本体上设有至少两个以上容置槽。至少两个以上导体，各该导体设于该磁芯本体的容置槽中，该导体为U字状。至少两个以上磁芯，各该磁芯设于个该导体U字中间，且该磁芯略小于该磁芯本体的容置槽。藉由磁芯本体为一体式架构，可避免现有的E型磁芯串行触接的公差间隙导致最后组合的组合公差值不稳，进而影响电感值，同时可减少体积上的误差或成品歪斜的不良影响。

技术研发人员：叶秀发;陈品榆;吕航军;杨雅雯;梁泓智;许玉婷;黄世凯
受保护的技术使用者：美磊科技股份有限公司
技术研发日：2019.09.09
技术公布日：2020.06.02