集成ESD保护的沟槽MOSFET的制作方法

本实用新型涉及半导体器件制造技术领域，尤其涉及一种集成esd保护的沟槽mosfet。

背景技术：

mosfet芯片按照结构分类，包括平面mosfet和沟槽mosfet两个大类，其中沟槽mosfet由于其电流密度更高，在中低压mosfet中占主导地位；mosfet芯片按照导电方式分类，包括n型mosfet和p型mosfet，其中n型mosfet由于其电流密度更高，因此更广泛使用。mosfet芯片都包含源极、栅极和漏极共3个端口，通常的，源极和栅极在芯片的正面，漏极在芯片的背面。

mosfet芯片的栅极和源、漏极之间存在一层薄薄的栅氧化层，其在受到外来的意外高电压冲击时，会被击穿损坏并不可恢复。因此在一些实际应用中，对mosfet芯片的栅极提供静电放电(esd)的保护是必要的。通常的做法是，在mosfet芯片的栅极和源极之间并联一组稳压二极管，此稳压二极管的反向击穿电压低于栅氧化层的可承受电压，当静电放电(esd)产生的电压高于所述稳压二极管的反向击穿电压时，所述稳压二极管发生击穿，电压被稳压二极管钳制，静电能量从稳压二极管泄放，避免了栅氧化层受到破坏，从而实现了对栅氧化层的保护作用。实践应用案例中，为了降低电路板的尺寸及物料成本，通常将提供esd保护功能的稳压二极管集成于mosfet芯片中，称之为集成esd保护的mosfet芯片。

案号为us8004009b2的美国专利《trenchmosfetswithzenerdiode》，公开了一种在芯片内部集成了提供esd保护功能的稳压二极管的沟槽mosfet及其制造方法，包括元胞区(cell)、栅极(gate)引出区、以及集成于它们之间的稳压二极管，此稳压二极管置于一层厚的氧化层上表面，由多个置于多晶硅中的pn结串联在一起形成(即多晶硅二极管)，源极金属(sourcemetal)将元胞和稳压二极管的一端连接在一起，栅极金属(gatemetal)将栅极和稳压二极管的另一端连接在一起。现有技术中的其它方案，也都和以上公开号的方案类似或相近，都是采取在厚氧化层的上表面布置多晶硅二极管从而实现提供esd保护功能的稳压二极管。

具体的，关于现有技术中的集成esd保护的沟槽mosfet，其对应的等效电路图参见图1所示，漏极和源极之间的二极管为mosfet芯片必有的体内寄生二极管，栅极和源极之间为集成的、提供esd保护功能的稳压二极管，所述稳压二极管由正、反向pn结串联组成，当栅极接收到外来的正向esd静电，则反向的pn结发生击穿、正向的pn结被导通，能量通过正、反向pn结串联组成的稳压二极管泄放；当栅极接收到外来的反向esd静电，则正向的pn结发生击穿、反向的pn结被导通，能量仍然通过正、反向pn结串联组成的稳压二极管泄放，也就是说，所述正、反向pn结串联组成的稳压二极管始终可担当起泄放能量、钳制电压的作用，从而保护mosfet的栅氧化层不被静电破坏。

关于现有技术，存在以下不足：

1、为制作厚氧化层和多晶硅二极管，工艺流程比较复杂，工艺成本较高。

2、由于存在厚氧化层和多晶硅二极管，导致芯片表面的台阶落差较大，增大了工艺难度，工艺稳定性较差。

3、稳压二极管采用的是多晶硅二极管，而多晶硅是由一定尺寸的硅晶粒组成的，其稳定性、一致性比单晶硅较差，所以用多晶硅制作的稳压二极管，其esd保护能力的稳定性也较差。

4、稳压二极管位于栅极和源极之间、而不是置于栅极和漏极之间，所以栅极和漏极之间的esd能量只能通过所述稳压二极管、和mosfet的体内寄生二极管组成的串联回路泄放，也即栅极和漏极之间的esd能量泄放通道比栅极和源极之间的esd能量泄放通道多一个体内寄生二极管，从而增加了能量泄放通道的钳位电压和阻抗，所以，通常会导致栅极和漏极之间的esd保护能力比栅极和源极之间的esd保护能力较差。

技术实现要素：

鉴于现有技术的局限性，本实用新型的目的在于克服现有技术的不足，适应现实需要，公开一种更优越的集成esd保护的沟槽mosfet，本实用新型方案的esd保护能力更佳、更稳定，工艺更简单，工艺稳定性更好，制造成本更低。

为了实现本实用新型的目的，本实用新型所采用的技术方案为：

公开一种集成esd保护的沟槽mosfet，在mosfet的栅极和源极之间，包含有正、反向pn结串联组成的稳压二极管，所述稳压二极管的一端连接mosfet的栅极，另一端连接mosfet的源极；在mosfet的栅极和漏极之间，包含有正、反向pn结串联组成的稳压二极管，所述稳压二极管的一端连接mosfet的栅极，另一端连接mosfet的漏极。

优选的，本实用新型所述技术方案中，所述稳压二极管均为体硅二极管。

优选的，本实用新型所述技术方案中，所述稳压二极管位于mosfet栅极的下方和栅极的周围区域；在所述稳压二极管和mosfet元胞区之间包含有至少两个沟槽，至少两个所述沟槽至少包含用以形成mosfet终端区场限环的第一沟槽、及用以隔离开所述稳压二极管和mosfet终端区的第二沟槽。

优选的，本实用新型所述技术方案中，所述mosfet为n型沟槽mosfet或p型沟槽mosfet。

优选的，本实用新型所述技术方案中，当mosfet为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管为n/p/n-结构；当mosfet为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管为p/n/p-结构。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的n型掺杂区和mosfet的n型源区的掺杂浓度相同；当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的p型掺杂区和mosfet的p型源区的掺杂浓度相同。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的p型掺杂区和mosfet的p型体区的掺杂浓度相同；当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的n型掺杂区和mosfet的n型体区的掺杂浓度相同。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的n-型掺杂区即mosfet的n型外延层；当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的p-型掺杂区即mosfet的p型外延层。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管为n/p/n结构；

优选的，本实用新型所述技术方案中，当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管为p/n/p结构。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管n/p/n的n型掺杂区和mosfet的n型源区的掺杂浓度相同；当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管p/n/p的p型掺杂区和mosfet的p型源区的掺杂浓度相同。

优选的，本实用新型所述技术方案中，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管n/p/n的p型掺杂区和mosfet的p型体区的掺杂浓度相同；当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管p/n/p的n型掺杂区和mosfet的n型体区的掺杂浓度相同。

本实用新型的有益效果在于：

1、本实用新型之集成esd保护的沟槽mosfet，其内部集成的稳压二极管为体硅二极管，而不是多晶硅二极管，因此稳压二极管的esd泄放特性比较稳定，esd保护能力更稳定。

2、本实用新型之结构，没有采用厚氧化层和多晶硅二极管，芯片表面的结构比较平整，没有高台阶落差，工艺难度较低、工艺稳定性更好、制造成本更低。

3、本实用新型在栅极和源极之间，以及在栅极和漏极之间，都集成了稳压二极管，栅极和漏极之间的esd能量泄放不需要经过mosfet的体内寄生二极管，可以更快速的泄放esd能量，因此esd保护能力更佳。

4、本实用新型之内部集成的稳压二极管的p型掺杂区和mosfet的p型体区在工艺上可同步形成，稳压二极管的n型掺杂区和mosfet的n型源区在工艺上可同步形成，从而实现更低的制造成本。

附图说明

图1为现有技术中的集成esd保护的沟槽mosfet等效电路示意图；

图2为本实用新型之集成esd保护的沟槽mosfet内部剖面结构示意图；

图3为本实用新型之集成esd保护的沟槽mosfet等效电路示意图；

图4为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s1对应结构示意图；

图5为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s2对应结构示意图；

图6为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s3对应结构示意图；

图7为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s4对应结构示意图；

图8为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s5对应结构示意图；

图9为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s6对应结构示意图；

图10为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s7对应结构示意图；

图11为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s8对应结构示意图；

图12为本实用新型之集成esd保护的沟槽mosfet制造方法中其步骤s9对应结构示意图。

图中：

1为n型衬底(对于n型沟槽mosfet)；

1为p型衬底(对于p型沟槽mosfet)；

2为n型外延层(对于n型沟槽mosfet)；

2为p型外延层(对于p型沟槽mosfet)；

3为硬掩模；

4.1为第一沟槽、4.2为第二沟槽、4.3为第三沟槽；

5为栅氧化层；

6为多晶硅；

对于n型沟槽mosfet而言：

7.1、7.2、7.3分别为第一p型掺杂区(p型体区)、第二p型掺杂区、第三p型掺杂区；

8.1、8.2、8.3分别为第一n型掺杂区(n型源区)、第二n型掺杂区、第三n型掺杂区；

对于p型沟槽mosfet而言：

7.1、7.2、7.3分别为第一n型掺杂区(n型体区)、第二n型掺杂区、第三n型掺杂区；

8.1、8.2、8.3分别为第一p型掺杂区(p型源区)、第二p型掺杂区、第三p型掺杂区；

9为介质层；

10.1、10.2、10.3分别为第一引线孔、第二引线孔、第三引线孔；

11.1、11.2分别为第一金属互连线、第二金属互连线；

12为漏极金属。

具体实施方式

下面结合附图和实施例对本实用新型进一步说明：

实施例1：一种集成esd保护的沟槽mosfet，参见图2，图3。

本实用新型的集成esd保护的沟槽mosfet，可参见图2，在mosfet的栅极和源极之间，包含有正、反向pn结串联组成的稳压二极管，所述稳压二极管的一端连接mosfet的栅极，另一端连接mosfet的源极；在mosfet的栅极和漏极之间，包含有正、反向pn结串联组成的稳压二极管，所述稳压二极管的一端连接mosfet的栅极，另一端连接mosfet的漏极；所述稳压二极管都是体硅二极管，其等效的电路图如图3所示。

如图2所示，所述稳压二极管位于mosfet栅极的下方和栅极的周围区域，在所述稳压二极管和mosfet元胞区之间，包含有若干个沟槽，所述若干个沟槽至少包含两个沟槽：分别为：用以形成mosfet终端区场限环(图示中的7.2)的沟槽(图示中的4.2)，和用以隔离开所述稳压二极管和mosfet终端区的沟槽(图示中的4.3)。

本实用新型的集成esd保护的沟槽mosfet其适用于n型沟槽mosfet和p型沟槽mosfet，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管为n/p/n-结构；当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管为p/n/p-结构。

进一步的，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的n型掺杂区(即n/p/n-中的n，图示中的8.2)和mosfet的n型源区(图示中的8.1)的掺杂浓度相同(n型掺杂区和n型源区即可同步形成，可降低工艺成本)。

而当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的p型掺杂区(即p/n/p-中的p，图示中的8.2)和mosfet的p型源区(图示中的8.1)的掺杂浓度相同(p型掺杂区和p型源区即可同步形成，可降低工艺成本)。

进一步的，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的p型掺杂区(即n/p/n-中的p，图示中的7.3)和mosfet的p型体区(图示中的7.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

而当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的n型掺杂区(即p/n/p-中的n，图示中的7.3)和mosfet的n型体区(图示中的7.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

进一步的，当mosfet芯片为n型沟槽mosfet时，所述栅极和漏极之间的稳压二极管n/p/n-的n-型掺杂区(即n/p/n-中的n-)即mosfet的n型外延层(图示中的2)；而当mosfet芯片为p型沟槽mosfet时，所述栅极和漏极之间的稳压二极管p/n/p-的p-型掺杂区(即p/n/p-中的p-)即mosfet的p型外延层(图示中的2)。

进一步的，本实用新型的集成esd保护的沟槽mosfet其适用于n型沟槽mosfet和p型沟槽mosfet，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管为n/p/n结构；而当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管为p/n/p结构。

进一步的，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管n/p/n的n型掺杂区(即n/p/n中的n，图示中的8.2和8.3)和mosfet的n型源区(图示中的8.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

而当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管p/n/p的p型掺杂区(即p/n/p中的p，图示中的8.2和8.3)和mosfet的p型源区(图示中的8.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

进一步的，当mosfet芯片为n型沟槽mosfet时，所述栅极和源极之间的稳压二极管n/p/n的p型掺杂区(即n/p/n中的p，图示中的7.3)和mosfet的p型体区(图示中的7.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

而当mosfet芯片为p型沟槽mosfet时，所述栅极和源极之间的稳压二极管p/n/p的n型掺杂区(即p/n/p中的n，图示中的7.3)和mosfet的n型体区(图示中的7.1)的掺杂浓度相同(即可同步形成，可降低工艺成本)。

如图3所示，图3即为本实用新型的集成esd保护的沟槽mosfet对应的等效电路图。

实施例2，参见图4至图12，一种集成esd保护的沟槽mosfet的制造方法，用于制造实施例1所述的的集成esd保护的沟槽mosfet，而实施例1所述的的集成esd保护的沟槽mosfet适用于n型沟槽mosfet和p型沟槽mosfet，为便于理解和说明，本实施例以n型沟槽mosfet的制造方法为例进行说明，具体来说它包括如下步骤：

s1、在重掺杂的n型硅衬底1的上表面，形成轻掺杂的n型外延层2，参见图4。

s2、在n型外延层2的上表面形成硬掩模3，所述硬掩模3的材质为氧化硅或氮化硅、或氧化硅和氮化硅形成的叠加层，所述硬掩模3的厚度为200-600nm，参见图5。

s3、采用光刻、刻蚀的工艺方法，去除掉设定区域的硬掩模(即保留设定区域的硬掩模)，然后去除光刻胶，参见图6。

s4、以保留的硬掩模3为阻挡层，采用刻蚀的工艺方法，在所述n型外延层2的表层形成第一沟槽4.1、第二沟槽4.2、第三沟槽4.3；所述第一沟槽4.1由若干个(大于或等于两个)沟槽组成，所述第二沟槽4.2至少包含一个沟槽，所述第三沟槽4.3至少包含一个沟槽；所述第一沟槽4.1、第二沟槽4.2、第三沟槽4.3的深度为0.6-3.0um，参见图7。

s5、去除掉所述硬掩模3，然后采用高温氧化的工艺方法，在所述第一沟槽4.1，第二沟槽4.2和第三沟槽4.3的表面生长栅氧化层5，所述栅氧化层5的厚度为15-120nm，由于高温氧化工艺是没有区域选择性的，所以在所述n型外延层2的上表面也同时生长了栅氧化层；而后采用化学气相淀积的工艺方法，在栅氧化层的表面生长多晶硅6，所述多晶硅6将所述第一沟槽4.1、第二沟槽4.2、第三沟槽4.3填满，参见图8。

s6、采用化学机械研磨(cmp)或干法刻蚀的工艺方法，去除掉所述第一沟槽4.1、第二沟槽4.2、第三沟槽4.3之外的多晶硅，只保留所述第一沟槽4.1、第二沟槽4.2、第三沟槽4.3中的多晶硅；保留的多晶硅的上表面不高于栅氧化层5的上表面，参见图9。

s7、采用离子注入、退火的工艺方法，在所述n型外延层2的表层形成p型掺杂区，包括第一p型掺杂区7.1、第二p型掺杂区7.2、第三p型掺杂区7.3；所述第一p型掺杂区7.1位于第一沟槽4.1的各沟槽之间区域，所述第二p型掺杂区7.2位于第一沟槽4.1和第三沟槽4.3之间区域且被第二沟槽4.2分离为若干段(大于或等于两段)；所述第三p型掺杂区7.3位于第三沟槽4.3的外围区域。

如上所述，第一p型掺杂区7.1、第二p型掺杂区7.2、第三p型掺杂区7.3采用同一步离子注入、退火工艺形成，不需要采取光刻工艺分区域、分别离子注入形成，参见图10。

s8、采用光刻、离子注入、退火的工艺方法，在所述第一p型掺杂区7.1的表层形成第一n型掺杂区8.1，在所述第三p型掺杂区7.3的表层的设定区域形成第二n型掺杂区8.2和第三n型掺杂区8.3；

如上所述，第一n型掺杂区8.1、第二n型掺杂区8.2和第三n型掺杂区8.3采用同一步光刻、离子注入、退火工艺形成，不需要采取多次光刻工艺分区域、分别离子注入形成；

如上所述，第三n型掺杂区8.3为环形的围绕一圈或若干圈的n型掺杂区，第二n型掺杂区8.2位于为环形的n型掺杂区被围绕的中心区域，参见图11。

s9、采用淀积、光刻、刻蚀等工艺方法形成介质层9，第一引线孔10.1、第二引线孔10.2、第三引线孔10.3、第一金属互连线11.1、第二金属互连线11.2。

其中，所述第一引线孔10.1位于所述第一n型掺杂区8.1的上方，所述第二引线孔10.2位于所述第二n型掺杂区8.2的上方，所述第三引线孔10.3位于所述第三n型掺杂区8.3的上方。

其中，所述第一金属互连线11.1为mosfet的栅极金属并通过所述第二引线孔10.2将第二n型掺杂区8.2连接至栅极。

其中，所述第二金属互连线11.2为mosfet的源极金属并通过所述第一引线孔10.1和所述第三引线孔10.3将第一n型掺杂区8.1和第三n型掺杂区8.3连接至源极，参见图12。

至此，本案之集成esd保护的沟槽mosfet的主体结构全部完成，后续工艺步骤包括背面减薄、背面金属化(形成漏极金属12)等制作步骤，都属于本行业内常规的工艺步骤，在此不再赘述。

如图12所示，其所述第一p型掺杂区7.1即构成mosfet的p型体区，所述第一n型掺杂区8.1即构成mosfet的n型源区，所述p型体区7.1、n型源区8.1和所述第一沟槽4.1组构成mosfet的元胞区。

其所述第二p型掺杂区7.2即构成mosfet终端区场限环，所述场限环7.2和所述第二沟槽4.2组构成mosfet的终端区。

进一步的，本实用新型的集成esd保护的沟槽mosfet中所述第二n型掺杂区8.2、第三p型掺杂区7.3和第三n型掺杂区8.3组构成的npn结构为栅极和源极之间的稳压二极管，所述稳压二极管的一端(第二n型掺杂区8.2)连接至栅极11.1，所述稳压二极管的另一端(第三n型掺杂区8.3)连接至源极11.2；所述稳压二极管的npn结构即正、反向pn结串联结构，由上文所述，即可实现栅极和源极之间的esd能量泄放。

进一步的，本实用新型的集成esd保护的沟槽mosfet中所述第二n型掺杂区8.2，第三p型掺杂区7.3和轻掺杂的n型外延层2组构成的npn-结构为栅极和漏极之间的稳压二极管，所述稳压二极管的一端(第二n型掺杂区8.2)连接至栅极11.1，所述稳压二极管的另一端(n型外延层2)与mosfet的n型衬底1是相连的也即与漏极是相连的；所述稳压二极管的npn-结构即正、反向pn结串联结构，参考上文所述，可实现栅极和漏极之间的esd能量泄放。

综上所述，本实用新型之集成esd保护的沟槽mosfet与现有技术相比具有如下优势：

本实用新型之集成esd保护的沟槽mosfet其内部集成的稳压二极管为体硅二极管，而不是多晶硅二极管，因此稳压二极管的esd泄放特性比较稳定，esd保护能力也就更稳定。

本实用新型之结构，没有采用厚氧化层和多晶硅二极管，芯片表面的结构比较平整，没有高台阶落差，工艺难度较低、工艺稳定性更好、制造成本更低。

本实用新型在栅极和源极之间，以及在栅极和漏极之间，都集成了稳压二极管，栅极和漏极之间的esd能量泄放不需要经过mosfet的体内寄生二极管，可以更快速的泄放esd能量，因此esd保护能力更佳。

本实用新型之内部集成的稳压二极管的p型掺杂区和mosfet的p型体区在工艺上可同步形成，稳压二极管的n型掺杂区和mosfet的n型源区在工艺上可同步形成，从而实现更低的制造成本。

本实施例在此必须提出的是，本实用新型之上述制造方法，是以n型沟槽mosfet为实施例阐述的，但本实用新型同样也适用于p型沟槽mosfet；所有的集成esd保护的沟槽mosfet，在不脱离本实用新型之主要宗旨情况下做的演变、衍生和延伸，都可以视为本实用新型之保护范围。

综上，本实用新型的实施例公布的是较佳的实施例，但并不局限于此，本领域的普通技术人员，极易根据上述实施例，领会本实用新型的精神，并做出不同的引申和变化，但只要不脱离本实用新型的精神，都在本实用新型的保护范围内。