使用碳系导体线的电阻式存储器件及其形成方法与流程

本公开涉及一种半导体器件，且具体而言涉及一种使用至少一条碳系导体线的电阻式存储器件及形成所述电阻式存储器件的方法。

背景技术：

电阻式存储器件使用可提供至少两种电阻状态的存储元件，每种电阻状态提供不同水平的电阻。阵列环境中电阻式存储器件的电阻电容(resistancecapacitance，rc)延迟随着电阻式存储器件的按比例缩放而增加，这是由于金属线尺寸的减小导致金属线电阻的增加。现有技术的金属线使用金属氮化物衬层与电阻率低于金属氮化物衬层的金属填充材料的组合。然而，由于金属氮化物衬层需要完全用作金属填充材料的粘合促进层及用作扩散阻挡层，因而在尺寸按比例缩放期间金属氮化物衬层的厚度不能减小到最小厚度以下。因此，使用金属氮化物衬层与金属填充材料的组合的现有技术金属线随着尺寸的按比例缩放而具有高的电阻率。

技术实现要素：

在一个实施例中，一种电阻式存储器件包括：轨条结构的阵列，所述轨条结构沿第一水平方向延伸，其中所述轨条结构中的每一者包括至少一条位线；字线，沿第二水平方向横向延伸且沿所述第一水平方向在横向上间隔开，其中所述字线中的每一者包括：上覆在所述轨条结构上的相应的水平延伸部分；及从相应的所述水平延伸部分向下突出的相应的一行的向下突出部分，其中由电阻式存储材料层及选择器材料层形成的层堆叠位于所述字线中的每一者与所述轨条结构的所述阵列的相应的下伏部分之间；且其中所述字线包含或者所述位线的至少一个子集包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化(hybridized)碳原子。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a是根据本公开实施例，在形成电阻式存储元件阵列之前第一示例性结构的垂直剖视图。

图1b是根据本公开实施例，在形成电阻式存储元件阵列之后第一示例性结构的垂直剖视图。

图1c是根据本公开实施例，在形成上层金属内连结构之后第一示例性结构的垂直剖视图。

图2a是根据本公开实施例，在形成层堆叠之后存储器阵列区的一部分的俯视图，所述层堆叠包括中间蚀刻停止层、下部位线材料层、位线间介电层、上部位线材料层及介电顶盖材料层。

图2b是存储器阵列区的所述一部分沿图2a的垂直平面b-b’的垂直剖视图。

图3a是根据本公开实施例在形成轨条结构的阵列之后存储器阵列区的所述一部分的俯视图。

图3b是存储器阵列区的所述一部分沿图3a的垂直平面b-b’的垂直剖视图。

图3c是存储器阵列区的所述一部分沿图3a的垂直平面c-c’的垂直剖视图。

图3d是存储器阵列区的所述一部分沿图3a的垂直平面d-d’的垂直剖视图。

图3e是存储器阵列区的所述一部分沿图3a的垂直平面e-e’的垂直剖视图。

图4a是根据本公开实施例在形成介电隔离材料层之后存储器阵列区的所述一部分的俯视图。

图4b是存储器阵列区的所述一部分沿图4a的垂直平面b-b’的垂直剖视图。

图4c是存储器阵列区的所述一部分沿图4a的垂直平面c-c’的垂直剖视图。

图4d是存储器阵列区的所述一部分沿图4a的垂直平面d-d’的垂直剖视图。

图4e是存储器阵列区的所述一部分沿图4a的垂直平面e-e’的垂直剖视图。

图5a是根据本公开实施例在形成介电隔离结构及线沟槽之后存储器阵列区的所述一部分的俯视图。

图5b是存储器阵列区的所述一部分沿图5a的垂直平面b-b’的垂直剖视图。

图5c是存储器阵列区的所述一部分沿图5a的垂直平面c-c’的垂直剖视图。

图5d是存储器阵列区的所述一部分沿图5a的垂直平面d-d’的垂直剖视图。

图5e是存储器阵列区的所述一部分沿图5a的垂直平面e-e’的垂直剖视图。

图6a是根据本公开实施例在线沟槽中及在介电隔离结构之上形成连续的电阻式存储材料层及连续的选择器材料层之后存储器阵列区的所述一部分的俯视图。

图6b是存储器阵列区的所述一部分沿图6a的垂直平面b-b’的垂直剖视图。

图6c是存储器阵列区的所述一部分沿图6a的垂直平面c-c’的垂直剖视图。

图6d是存储器阵列区的所述一部分沿图6a的垂直平面d-d’的垂直剖视图。

图6e是存储器阵列区的所述一部分沿图6a的垂直平面e-e’的垂直剖视图。

图7a是根据本公开实施例在形成字线之后存储器阵列区的所述一部分的俯视图。

图7b是存储器阵列区的所述一部分沿图7a的垂直平面b-b’的垂直剖视图。

图7c是存储器阵列区的所述一部分沿图7a的垂直平面c-c’的垂直剖视图。

图7d是存储器阵列区的所述一部分沿图7a的垂直平面d-d’的垂直剖视图。

图7e是存储器阵列区的所述一部分沿图7a的垂直平面e-e’的垂直剖视图。

图7f是在图7a至图7e的处理步骤中示例性结构的位于存储器阵列区与周边区之间的边界周围的一部分的垂直剖视图。

图8是根据本公开实施例，在对轨条结构的端部区段进行图案化之后示例性结构的位于存储器阵列区与周边区之间的边界周围的一部分的垂直剖视图。

图9是根据本公开实施例，在内连层级(interconnect-level)介电层中形成各种空腔之后示例性结构的位于存储器阵列区与周边区之间的边界周围的一部分的垂直剖视图。

图10是根据本公开实施例，在空腔中形成金属内连结构之后示例性结构的位于存储器阵列区与周边区之间的边界周围的一部分的垂直剖视图。

图11是根据本公开实施例，在形成上部内连层级介电层及附加金属内连结构之后示例性结构的位于存储器阵列区与周边区之间的边界周围的一部分的垂直剖视图。

图12a是根据本公开实施例，在第一示例性结构的替代配置中通过使字线垂直地凹陷而形成凹陷空腔之后存储器阵列区的一部分的俯视图。

图12b是存储器阵列区的所述一部分沿图12a的垂直平面b-b’的垂直剖视图。

图12c是存储器阵列区的所述一部分沿图12a的垂直平面c-c’的垂直剖视图。

图12d是存储器阵列区的所述一部分沿图12a的垂直平面d-d’的垂直剖视图。

图12e是存储器阵列区的所述一部分沿图12a的垂直平面e-e’的垂直剖视图。

图13a是根据本公开实施例，在第一示例性结构的替代配置中在凹陷空腔中形成含有碳系导电材料的上部字线部分之后存储器阵列区的所述一部分的俯视图。

图13b是存储器阵列区的所述一部分沿图13a的垂直平面b-b’的垂直剖视图。

图13c是存储器阵列区的所述一部分沿图13a的垂直平面c-c’的垂直剖视图。

图13d是存储器阵列区的所述一部分沿图13a的垂直平面d-d’的垂直剖视图。

图13e是存储器阵列区的所述一部分沿图13a的垂直平面e-e’的垂直剖视图。

图14a是根据本公开实施例在形成电阻式存储元件的第一阵列之前第二示例性结构的垂直剖视图。

图14b是根据本公开实施例在形成电阻式存储元件的第一阵列之后第二示例性结构的垂直剖视图。

图14c是根据本公开实施例在电阻式存储元件的第一阵列的层级处形成金属内连结构之后第二示例性结构的垂直剖视图。

图14d是根据本公开实施例在形成电阻式存储元件的第二阵列之后第二示例性结构的垂直剖视图。

图14e是根据本公开实施例在形成上层金属内连结构之后第二示例性结构的垂直剖视图。

图15是在图14e的结构中存储器阵列区的一部分的垂直剖视图。

图16是根据本公开实施例的电阻式随机存取存储器阵列的示意图。

图17是示出本公开方法的一般处理步骤的流程图。

具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列形式的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例而言，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简明及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

一般说来，本公开的结构及方法可用于在金属内连层级(metalinterconnectlevel)中形成至少一层电阻式存储元件的二维阵列。电阻式存储元件可以交叉点阵列配置形式形成在字线行与位线列之间的每一交叉点处。可在相应的轨条结构内设置每一位线。在一些实施例中，每一轨条结构可包括包含下部位线及上部位线的垂直堆叠，且可提供共享同一组字线的由电阻式存储元件的下部二维阵列形成的第一层及由电阻式存储元件的上部二维阵列形成的第二层。包括位线的轨条结构可排列成沿第一水平方向横向延伸的列。可在轨条结构的列之上形成沿第二水平方向横向延伸的介电隔离结构。包括电阻式存储材料层及选择器材料层的层堆叠可形成在位于每一对相邻的介电隔离结构之间的每一线沟槽中。可在电阻式存储材料层及选择器材料层的相应的层堆叠上在线沟槽的未被填充的部分中形成字线。位于相邻的一对位线与字线之间的电阻式存储材料层的每一部分构成存储元件。可在多个金属内连层级之上堆叠电阻式存储元件的多个二维阵列，以提供电阻式存储元件的三维阵列。下面将详细描述本公开的结构及方法的各种特征。

参照图1a，其示出在形成电阻式存储元件阵列之前根据本公开实施例的第一示例性结构。第一示例性结构包括含有半导体材料层10的衬底8。衬底8可包括其中半导体材料层从衬底8的顶表面连续地延伸到衬底8的底表面的块状半导体衬底(例如硅衬底)，或者包括包含半导体材料层10作为上覆在掩埋绝缘体层(例如氧化硅层)上的顶部半导体层的绝缘体上半导体(semiconductor-on-insulator)层。示例性结构可包括各种器件区，所述器件区可包括存储器阵列区100及周边区200，在存储器阵列区100中可随后形成至少一个电阻式存储元件阵列，在周边区200中可随后形成每一电阻式存储元件阵列与包括场效应晶体管的周边电路之间的电连接。存储器阵列区100及周边区200的区域可用于形成周边电路的各种元件。

在半导体材料层10上和/或半导体材料层10中可形成半导体器件(例如场效应晶体管)。举例而言，可通过形成浅沟槽并随后利用介电材料(例如氧化硅)填充浅沟槽而在半导体材料层10的上部部分中形成浅沟槽隔离结构12。通过执行掩蔽离子注入工艺(maskedionimplantationprocess)，可在半导体材料层10的上部部分的各种区中形成各种掺杂阱(未明确示出)。

可通过对栅极介电层、栅极电极层及栅极顶盖介电层进行沉积及图案化而在衬底8的顶表面之上形成栅极结构20。每一栅极结构20可包括由栅极介电质22、栅极电极24及介电栅极顶盖28形成的垂直堆叠，所述垂直堆叠在本文中被称为栅极堆叠(22、24、28)。可执行离子注入工艺以形成可包括源极延伸区及漏极延伸区的延伸注入区。可围绕栅极堆叠(22、24、28)形成介电栅极间隔件26。由栅极堆叠(22、24、28)及介电栅极间隔件26形成的每一组件构成栅极结构20。可使用栅极结构20作为自对准注入掩模来执行附加的离子注入工艺，以形成深有源区，所述深有源区可包括深源极区及深漏极区。深有源区的上部部分可与延伸注入区的一些部分重叠。延伸注入区与深有源区的每一组合构成有源区14，有源区14可根据电偏压(electricalbiasing)而为源极区或漏极区。在一对相邻的有源区14之间的每一栅极堆叠(22、24、28)下方可形成半导体沟道15。金属半导体合金区18可形成在每一有源区14的顶表面上。场效应晶体管可形成在半导体材料层10上。每一场效应晶体管可包括栅极结构20、半导体沟道15、一对有源区14(其中一个用作源极区且另一个用作漏极区)、以及可选的金属半导体合金区18。互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)电路330可设置在半导体材料层10上，半导体材料层10可包括用于随后形成的电阻式存储元件阵列的周边电路。

随后可形成各种内连层级结构，所述内连层级结构是在形成电阻式存储元件阵列之前形成且在本文中被称为下部内连层级结构(l0、l1、l2)。在电阻式存储元件的二维阵列将随后形成在两个层级的内连层级金属线之上的情况下，下部内连层级结构(l0、l1、l2)可包括接触层级结构l0、第一内连层级结构l1及第二内连层级结构l2。接触层级结构l0可包括平坦化介电层31a，平坦化介电层31a包括可平坦化介电材料(例如氧化硅)及与有源区14或栅极电极24中的相应一者接触并形成在平坦化介电层31a内的各种接触通孔结构41v。第一内连层级结构l1包括第一内连层级介电层31b及形成在第一内连层级介电层31b内的第一金属线41l。第一内连层级介电层31b也被称为第一线层级(line-level)介电层。第一金属线41l可与接触通孔结构41v中的相应一者接触。第二内连层级结构l2包括第二内连层级介电层32，第二内连层级介电层32可包括由第一通孔层级介电材料层及第二线层级介电材料层或线与通孔层级(line-and-via-level)介电材料层形成的堆叠。第二内连层级介电层32覆盖第二内连层级金属内连结构(42v、42l)，第二内连层级金属内连结构(42v、42l)包括第一金属通孔结构42v及第二金属线42l。第二金属线42l的顶表面可与第二内连层级介电层32的顶表面共面。

参照图1b，可在第二内连层级结构l2之上在存储器阵列区100中形成电阻式存储元件阵列101。随后将详细描述电阻式存储元件阵列101的结构及处理步骤的细节。第三内连层级介电层33可在形成电阻式存储元件阵列101期间形成。在电阻式存储元件阵列101的层级处形成的所有结构的集合在本文中被称为第三内连层级结构l3。

参照图1c，可在第三内连层级介电层33中形成第三内连层级金属内连结构(43v、43l)。第三内连层级金属内连结构(43v、43l)可包括第二金属通孔结构43v及第三金属线43l。随后可形成附加的内连层级结构，所述附加的内连层级结构在本文中被称为上部内连层级结构(l4、l5、l6、l7)。举例而言，上部内连层级结构(l4、l5、l6、l7)可包括第四内连层级结构l4、第五内连层级结构l5、第六内连层级结构l6及第七内连层级结构l7。第四内连层级结构l4可包括覆盖第四内连层级金属内连结构(44v、44l)的第四内连层级介电层34，第四内连层级金属内连结构(44v、44l)可包括第三金属通孔结构44v及第四金属线44l。第五内连层级结构l5可包括用于形成第五内连层级金属内连结构(45v、45l)的第五内连层级介电层35，第五内连层级金属内连结构(45v、45l)可包括第四金属通孔结构45v及第五金属线45l。第六内连层级结构l6可包括用于形成第六内连层级金属内连结构(46v、46l)的第六内连层级介电层36，第六内连层级金属内连结构(46v、46l)可包括第五金属通孔结构46v及第六金属线46l。第七内连层级结构l7可包括用于形成第六金属通孔结构47v(其为第七内连层级金属内连结构)的第七内连层级介电层37及金属结合焊盘47b。金属结合焊盘47b可被配置成用于焊料结合(可使用受控塌陷芯片连接(controlledcollapsechipconnection，c4)球结合或引线结合)，或者可被配置成用于金属对金属结合(例如铜对铜结合)。

每一内连层级介电层可被称为内连层级介电(interconnect-leveldielectric，ild)层30。每一内连层级金属内连结构可被称为金属内连结构40。金属通孔结构与位于同一内连层级结构(l2-l7)内的上覆的金属线的每一组合可通过使用两个单镶嵌工艺而依序形成为两个不同的结构，或者可使用双镶嵌工艺同时形成为单一结构。金属内连结构40中的每一者可包括相应的金属衬层(例如厚度介于2nm到20nm范围内的tin、tan或wn层)及相应的金属填充材料(例如w、cu、co、mo、ru、其他元素金属、或其合金或其组合)。各种蚀刻停止介电层及介电顶盖层可被插入于在垂直方向上相邻的各对ild层30之间，或者可被合并到ild层30中的一个或多个ild层30中。

虽然使用其中电阻式存储元件阵列101被形成为第三内连层级结构l3的组件的实施例描述了本公开，但是在本文中明确涵盖其中电阻式存储元件阵列101被形成为任何其他内连层级结构的组件的实施例。此外，虽然使用其中形成有一组八个内连层级结构的实施例描述了本公开，但是在本文中明确涵盖其中使用不同数目的内连层级结构的实施例。另外，在本文中明确涵盖其中在存储器阵列区100中在多个内连层级结构内设置两个或更多个电阻式存储元件阵列101的实施例。虽然使用其中在单个内连层级结构中形成电阻式存储元件阵列101的实施例描述了本公开，但是在本文中明确涵盖其中在两个在垂直方向上邻接的内连层级结构之上形成电阻式存储元件阵列101的实施例。

参照图2a及2b，示出了在形成层堆叠(60、62l、64l、66l、67l)之后根据本公开实施例的存储器阵列区100的一部分，所述层堆叠包括中间蚀刻停止层60、下部位线材料层62l、位线间介电层64l、上部位线材料层66l及介电顶盖材料层67l。

中间蚀刻停止层60包括蚀刻停止介电材料(例如氮化硅、氮氧化硅、或介电金属氧化物)。也可使用本公开所涵盖范围内的其他合适材料。中间蚀刻停止层60可通过共形沉积工艺或非共形沉积工艺形成。举例而言，中间蚀刻停止层60可通过等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)形成。中间蚀刻停止层60的厚度可介于5nm到50nm的范围内，但是也可使用更小及更大的厚度。

下部位线材料层62l包括导电材料。根据本公开的一个方面，下部位线材料层62l可包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。一般来说，碳原子可以二维六方排列形式排列以形成导电结构，所述导电结构包含选自杂化sp²轨道的σ键(σ-bond)且包含选自未杂化p轨道的π键(π-bond)。这种六方排列形式的杂化碳原子可被缠绕以形成碳纳米管，或者可保持为平面的以形成石墨烯片材。在石墨烯片材的横向范围小于50纳米的情况下，这种石墨烯片材被称为石墨烯纳米带。一般来说，碳系导电材料可包括碳纳米管和/或呈片材或纳米带形式的石墨烯。

碳系导电材料可被部分氧化或掺杂有掺杂剂，或者可保持未经掺杂。可被引入到碳系导电材料中的各种掺杂剂包括但不限于be、b、n、o和/或f。碳系导电材料可包含原子百分比至少为95％的碳原子，所述原子百分比可为至少97％和/或至少99％。如果未经掺杂，则碳系导电材料可基本上由碳组成，或者可包含原子百分比介于95％到99.9999％范围内的碳。碳系导电材料可作为单壁碳纳米管、作为多壁碳纳米管、石墨烯纳米带、至少沿一个方向的横向尺寸大于50微米的石墨烯片材、或它们的混合物、或它们的堆叠来提供。在一个实施例中，碳系导电材料可包含和/或可基本上由经掺杂的石墨烯纳米带组成，所述经掺杂的石墨烯纳米带包含例如be、b、n、o和/或f等掺杂剂。由于由碳原子的六方排列形式及伴随的选自未杂化p轨道的π键提供的二维传输性质，碳系导电材料可在小于20nm的线宽情况下提供比铜、钴及钌低的电阻。

可使用合适的沉积工艺形成碳系导电材料。举例而言，如果碳系导电材料包括经氮掺杂的石墨烯纳米带，则可通过使用1,3,5-三嗪(hcn)3作为前体气体在介于300摄氏度到700摄氏度的工艺温度范围内执行等离子体增强化学气相沉积工艺来沉积碳系导电材料。在沉积碳系导电材料之后可执行使用氨和/或二氧化氮气体的等离子体处理工艺，以提供氮原子作为掺杂剂。

下部位线材料层62l的碳系导电材料的厚度可介于5nm到30nm的范围内，但是也可使用更小及更大的厚度。

在替代实施例中，下部位线材料层62l可包含金属材料，例如导电金属氮化物(例如tin、tan或wn)或导电金属氮化物与元素金属(例如w、cu、co、mo或ru)的组合。也可使用本公开所涵盖范围内的其他合适材料。在实施例中，下部位线材料层62l的厚度可介于5nm到50nm的范围内，但是也可使用更小及更大的厚度。如果对下部位线材料层62l使用碳系导电材料，则碳系导电材料的高导电率(即，低电阻率)允许减小下部位线材料层62l的厚度。

位线间介电层64l及上部位线材料层66l是可选结构，可存在这些可选结构以形成电阻式存储元件的双层阵列，或者可省略这些可选结构以形成电阻式存储元件的单层阵列。虽然使用描述电阻式存储元件的双层阵列的实施例描述了本公开，但是在本文中明确涵盖其中省略位线间介电层64l及上部位线材料层66l并且形成电阻式存储元件的单层阵列来代替电阻式存储元件的双层阵列的实施例。

位线间介电层64l可包含介电材料，例如氧化硅、氮氧化硅、和/或低介电常数(low-k)介电材料(例如有机硅酸盐玻璃)。也可使用本公开所涵盖范围内的其他合适材料。位线间介电层64l可通过共形沉积工艺或非共形沉积工艺形成，且可具有介于5nm到30nm范围内的厚度，但是也可使用更小及更大的厚度。

上部位线材料层66l包含导电材料，所述导电材料可为可用于下部位线材料层62l的任何材料。在一个实施例中，下部位线材料层62l及上部位线材料层66l二者均可包含相应的碳系导电材料。在这种情况下，上部位线材料层66l的碳系导电材料可与下部位线材料层62l的碳系导电材料相同或不同。作为另外一种选择，下部位线材料层62l及上部位线材料层66l中只有一者可包含碳系导电材料，而下部位线材料层62l及上部位线材料层66l中的另一者可包含至少一种金属材料，例如导电金属氮化物材料(例如，tin、tan或wn)。也可使用本公开所涵盖范围内的其他合适材料。

在其中上部位线材料层66l包含碳系导电材料的实施例中，上部位线材料层66l可具有介于5nm到30nm范围内的厚度，但是也可使用更小及更大的厚度。在其中上部位线材料层66l包含至少一种金属材料的实施例中，上部位线材料层66l可具有介于5nm到50nm范围内的厚度，但是也可使用更小及更大的厚度。一般来说，如果对下部位线材料层62l及上部位线材料层66l中的任一者或每一者使用碳系导电材料，则碳系导电材料可减小下部位线材料层62l和/或上部位线材料层66l的厚度。

介电顶盖材料层67l包括在随后的各向异性蚀刻工艺期间可用作蚀刻停止材料的介电材料。举例而言，介电顶盖材料层67l包含氮化硅、碳化硅、或介电金属氧化物。介电顶盖材料层67l可具有介于5nm到20nm的范围内的厚度，但是也可使用更小及更大的厚度。

参照图3a到图3e，可在介电顶盖材料层67l之上施加光致抗蚀剂层69，并且可以线及空间图案(lineandspacepattern)对光致抗蚀剂层69进行光刻图案化。光致抗蚀剂层69中的线及空间图案可通过使用光致抗蚀剂层69作为蚀刻掩模的各向异性蚀刻工艺而经过介电顶盖材料层67l、上部位线材料层66l、位线间介电层64l及下部位线材料层62l转移。中间蚀刻停止层60可用作各向异性蚀刻工艺的蚀刻停止结构。在一个实施例中，中间蚀刻停止层60的未掩蔽部分可在垂直方向上凹陷大约与随后将形成的电阻式存储材料层的厚度和随后将形成的选择器材料层的厚度之和相同的凹陷深度。

在一个实施例中，光致抗蚀剂层69中的线及空间图案可包括沿第一水平方向hd1横向延伸的直边。此外，光致抗蚀剂层69中的线及空间图案可为沿第二水平方向hd2周期性地(即，单位图案的节距与光致抗蚀剂层69的图案化条带的宽度和光致抗蚀剂层69的一对图案化条带之间的间距之和相同)重复的周期性图案。

轨条结构(62、64、66、67)可由介电顶盖材料层67l、上部位线材料层66l、位线间介电层64l及下部位线材料层62l的位于光致抗蚀剂层69的相应图案化条带下方的每一组剩余材料部分形成。每一轨条结构(62、64、66、67)可从上到下包括下部位线62、位线间介电轨条64、上部位线66及介电顶盖条带67。每一下部位线62是下部位线材料层62l的图案化部分。每一位线间介电轨条64是位线间介电层64l的图案化部分。每一上部位线66是上部位线材料层66l的图案化部分。每一介电顶盖条带67是介电顶盖材料层67l的图案化部分。轨条结构(62、64、66、67)可被排列成轨条结构(62、64、66、67)的一维周期性阵列。每一轨条结构(62、64、66、67)可具有介于10nm到100nm范围内的宽度(在底部测量)。每对横向相邻的轨条结构(62、64、66、67)之间的间距可介于20nm到100nm的范围内，但是也可使用更小及更大的间距。

每一轨条结构(62、64、66、67)可包括一对沿第一水平方向横向延伸的垂直或实质上垂直的纵向侧壁。在一个实施例中，每一轨条结构(62、64、66、67)可包括一对垂直纵向侧壁，并且每一轨条结构(62、64、66、67)的所有组件可具有相同的水平横截面形状，所述水平横截面形状可为矩形形状。在另一实施例中，每一轨条结构(62、64、66、67)可包括一对具有介于0度到5度的范围内的锥角的锥形纵向侧壁。在这种情况下，每一轨条结构(62、64、66、67)的组件可具有不同的水平横截面形状，所述水平横截面形状具有随着与衬底8的垂直距离减小而变小的宽度。

轨条结构(62、64、66、67)的阵列内的每一轨条结构(62、64、66、67)可沿第一水平方向hd1横向延伸。轨条结构(62、64、66、67)中的每一者包括至少一条位线(62、66)，位线(62、66)可包括下部位线62及上部位线66或者可仅包括下部位线62(在本文中被称为位线)。位线(62、66)的至少一个子集(其可包括下部位线62和/或上部位线66)可包含和/或可基本上由碳系导电材料组成，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

在一个实施例中，每一轨条结构(62、64、66、67)内的下部位线62及上部位线66中的一者可包含和/或可基本上由碳系导电材料组成，且每一轨条结构(62、64、66、67)内的下部位线62及上部位线66中的另一者可包含和/或可基本上由除碳系导电材料外的导电材料(例如至少一种金属材料(例如，导电金属氮化物和/或元素金属))组成。在另一实施例中，每一轨条结构(62、64、66、67)内的相应的下部位线62及相应的上部位线66两者均可包含和/或可基本上由相应的碳系导电材料组成。光致抗蚀剂层69可随后例如通过灰化(ashing)被移除。

参照图4a到图4e，可在轨条结构(62、64、66、67)的一维阵列之上形成介电隔离材料层70。在一个实施例中，介电隔离材料层70可被形成为上述的第三内连层级介电层33。介电隔离材料层70包含可平坦化的介电材料(例如氧化硅)。也可使用本公开所涵盖范围内的其他合适材料。介电隔离材料层70可通过自平坦化工艺(例如旋涂)形成，或者可通过共形沉积工艺(例如化学气相沉积)形成。在介电隔离材料层70通过共形沉积工艺形成的情况下，可执行平坦化工艺(例如化学机械平坦化(chemicalmechanicalplanarization，cmp))以为介电隔离材料层70提供平坦的水平顶表面。介电隔离材料层70的顶表面可完全位于第一水平面内，所述第一水平面上覆在包含介电顶盖条带67的顶表面的第二水平面上。第一水平面与第二水平面之间的垂直距离可介于15nm到300nm的范围内，例如介于30nm到150nm的范围内。

参照图5a到图5e，可在介电隔离材料层70之上施加光致抗蚀剂层(未示出)，并且可对光致抗蚀剂层进行光刻图案化以形成线及空间图案。光致抗蚀剂层中的线及空间图案可通过使用光致抗蚀剂层作为蚀刻掩模的各向异性蚀刻工艺而经过介电隔离材料层70转移。介电顶盖条带67及中间蚀刻停止层60可用作各向异性蚀刻工艺的蚀刻停止结构。

在一个实施例中，光致抗蚀剂层中的线及空间图案可包括沿第二水平方向hd2横向延伸的直边，第二水平方向hd2可垂直于第一水平方向hd1。此外，光致抗蚀剂层中的线及空间图案可为沿第一水平方向hd1周期性地(即，单位图案的节距与光致抗蚀剂层的图案化条带的宽度和光致抗蚀剂层的一对图案化条带之间的间距之和相同)重复的周期性图案。

介电隔离材料层70的每一图案化部分构成介电隔离结构133，介电隔离结构133可为第三内连层级介电层33的剩余部分。每一介电隔离结构133可沿第一水平方向hd1具有均匀的宽度，并且可沿第二水平方向hd2横向延伸。每一介电隔离结构133可具有介于10nm到100nm范围内的宽度(在底部测量)。每一对横向相邻的介电隔离结构133之间的间距可介于20nm到100nm的范围内，但是也可使用更小及更大的间距。

每一介电隔离结构133可具有一对垂直或实质上垂直的纵向侧壁。每一介电隔离结构133可包括位于包括介电顶盖条带67的顶表面的水平面上方的水平延伸部分、以及从水平延伸部分向下突出的一行的向下突出部分。介电隔离结构133的每一向下突出部分可接触一对轨条结构(62、64、66、67)的侧壁。轨条结构(62、64、66、67)的每一侧壁可接触介电隔离结构133中的每一者的相应的向下突出部分的侧壁。线沟槽71可形成在每一对相邻的介电隔离结构133之间。轨条结构(62、64、66、67)的侧壁在实体上暴露到线沟槽71。每一线沟槽71可包括上覆在包括介电顶盖条带67的顶表面的水平面上的水平延伸部分、以及从水平延伸部分向下延伸的一行垂直延伸部分。

参照图6a到图6e，可在线沟槽71中以及介电隔离结构133之上形成连续的电阻式存储材料层72l及连续的选择器材料层74l。连续的电阻式存储材料层72l包括可具有至少两种不同的电阻状态的电阻式存储材料。在一个实施例中，连续的电阻式存储材料层72l可包含相变存储材料，相变存储材料可根据晶体结构而提供两种不同的电阻状态。举例而言，连续的电阻式存储材料层72l可包含在多晶相中提供低电阻状态且在非晶相中提供高电阻状态的锗-锑-碲合金。作为另外一种选择，连续的电阻式存储材料层72l可包含空位调制(vacancy-modulated)导电性氧化物材料。举例而言，连续的电阻式存储材料层72l可包含氧化钛材料，氧化钛材料提供具有窄的氧耗尽区(oxygendepletionregion)的低电阻状态以及具有宽的氧耗尽区的高电阻状态。连续的电阻式存储材料层72l可通过共形沉积工艺(例如化学气相沉积)形成。连续的电阻式存储材料层72l的厚度可介于3nm到20nm的范围内，但是也可使用更小及更大的厚度。

连续的选择器材料层74l包含选择器材料，选择器材料可根据施加在选择器材料两端的偏置电压而提供电连接或电断开。在一个实施例中，连续的选择器材料层74l可包含相变存储材料，相变存储材料可根据晶体结构而提供两种不同的电阻状态。举例而言，连续的选择器材料层74l可包含双向阈值开关材料，双向阈值开关材料在两端被施加超过阈值开关电压(thresholdswitchingvoltage)的电压偏压时用作导体并且在两端被施加低于阈值开关电压的电压偏压时用作绝缘体。举例而言，连续的选择器材料层74l可包含硫族化物合金(chalcogenidealloy)，硫族化物合金包含硒或碲以及至少另一种元素(例如锌、锗、硅)，并且可选地包含硫和/或氮。在一个实施例中，连续的选择器材料层74l可包含碲化锌或硒化锌碲化物。作为另外一种选择，连续的选择器材料层74l可包含p-n结二极管材料，p-n结二极管材料可包括由p掺杂半导体材料及n掺杂半导体材料形成的至少一个层堆叠。连续的选择器材料层74l可通过共形沉积工艺(例如化学气相沉积)形成。连续的选择器材料层74l的厚度可介于3nm到30nm的范围内，但是也可使用更小及更大的厚度。

一般来说，连续的电阻式存储材料层72l及连续的选择器材料层74l中的每一者可通过相应的共形沉积工艺形成。连续的电阻式存储材料层72l及连续的选择器材料层74l中的每一者可被形成为在轨条结构(62、64、66、67)的阵列内的每一轨条结构(62、64、66、67)之上连续地延伸并延伸到线沟槽71中的每一者中的相应的连续材料层。在形成连续的电阻式存储材料层72l及连续的选择器材料层74l之后，线空腔71’可存在于每一线沟槽71内。虽然使用其中在连续的电阻式存储材料层72l上形成连续的选择器材料层74l的实施例描述了本公开，但是在本文中明确涵盖其中首先沉积连续的选择器材料层74l并且在连续的选择器材料层74l上沉积连续的电阻式存储材料层72l的实施例。

参照图7a到图7f，可在线空腔71’内沉积至少一种导电材料。举例而言，包含导电金属氮化物材料(例如tin、tan或wn)的金属氮化物衬层76a可例如通过化学气相沉积而共形地沉积在由连续的电阻式存储材料层72l及连续的选择器材料层74l形成的层堆叠的在实体上暴露出的表面上。金属氮化物衬层76a的厚度可介于2nm到10nm的范围内，但是也可使用更小及更大的厚度。可在线空腔71’的其余体积中沉积至少一种金属填充材料(例如cu、w、co、mo、ru、另一种元素金属、或它们的合金或它们的堆叠)。也可使用本公开所涵盖的范围内的其他合适材料。可使用至少一种导电材料填充每一线空腔71’。上覆在包括介电隔离结构133的顶表面的水平面上的至少一种导电材料的多余部分可通过平坦化工艺被移除。举例而言，可执行化学机械平坦化(cmp)工艺，以从包括介电隔离结构133的顶表面的水平面上方移除所述至少一种导电材料。介电隔离结构133的顶表面可在平坦化工艺期间用作停止表面。

填充线沟槽71的所述至少一种导电材料的每一剩余部分构成字线76。每一字线76可包括金属氮化物衬层76a及金属填充材料部分76b。每一金属填充材料部分76b是所述至少一种金属填充材料(可包括cu、w、co、mo、ru、和/或另一种元素金属)的剩余部分。

连续的电阻式存储材料层72l及连续的选择器材料层74l的上覆在包括介电隔离结构133的顶表面的水平面上的水平部分可在平坦化工艺期间被并行地移除。可在线沟槽71中的每一者内形成由电阻式存储材料层72及选择器材料层74形成的层堆叠。每一电阻式存储材料层72可为连续的电阻式存储材料层72l的图案化部分。每一选择器材料层74可为连续的选择器材料层74l的图案化部分。字线76可在线沟槽71的未被填充体积(即，未被层堆叠(72、74)填充的体积内)内形成于层堆叠(72、74)中的每一者上。位于选自字线76的相邻的一对字线76与选自下部位线62及上部位线66的位线(62或66)之间的电阻式存储材料层72的每一区段构成电阻式存储元件。

介电隔离结构133可位于字线76的每一相邻对之间。介电隔离结构133可包括上覆在轨条结构(62、64、66、67)上的相应的水平延伸部分及在轨条结构(62、64、66、67)的相邻对之间向下突出的相应的一行的向下突出部分。字线76及介电隔离结构133可形成沿第一水平方向hd1交替的横向交替序列，并且可具有位于同一水平面内的顶表面。

在一个实施例中，每一轨条结构(62、64、66、67)可包括由下部位线62、位线间介电轨条64、上部位线66、及介电顶盖条带67形成的相应的垂直堆叠。字线76可沿与第一水平方向hd1垂直的第二水平方向hd2横向延伸，第二水平方向hd2是轨条结构(62、64、66、67)的垂直堆叠的纵向方向。字线76中的每一者包括上覆在轨条结构(62、64、66、67)的垂直堆叠中的每一者上的相应的水平延伸部分、以及在轨条结构(62、64、66、67)的垂直堆叠的相邻对之间从相应的水平延伸部分向下突出的相应的一行的向下突出部分。由电阻式存储材料层72及选择器材料层74形成的层堆叠(72、74)可位于字线76中的每一者与轨条结构(62、64、66、67)的垂直堆叠的每一侧壁之间。

此外，由电阻式存储材料层72及选择器材料层74形成的层堆叠(72、74)可位于字线76中的每一者与轨条结构(62、64、66、67)的阵列的相应的下伏部分之间。每一层堆叠(72、74)可在轨条结构(62、64、66、67)的阵列内在每一轨条结构(62、64、66、67)之上连续地延伸，并且可接触轨条结构(62、64、66、67)的阵列内的每一位线(62、66)的侧壁。位线(62、66)的至少一个子集可包含和/或可基本上由碳系导电材料组成，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

参照图8，可移除每一上部位线66的端部部分而不移除下部位线62的下伏部分。如上所述，第三内连层级介电层33可包括介电隔离材料层70，并且介电隔离结构133可为第三内连层级介电层33的存在于存储器阵列区100内的部分。在一个实施例中，轨条结构(62、64、66、67)中的每一者可包括横向延伸到周边区200的与存储器阵列区100交界的部分中的相应的端部区段。可在第三内连层级介电层33的顶表面之上施加光致抗蚀剂层(未示出)，所述光致抗蚀剂层可被形成为形成上覆在轨条结构(62、64、66、67)的端部区段上的开口。

可执行各向异性蚀刻工艺以蚀刻透过第三内连层级介电层33、介电顶盖条带67及上部位线66的未掩蔽部分，并且可选地蚀刻到位线间介电轨条64中。可形成沿第二水平方向hd2延伸并切穿上部位线66的端部区段的线沟槽。可使用介电填充材料(例如氧化硅、或低介电常数介电材料)填充线沟槽，以形成介电填充材料部分233。也可使用本公开所涵盖范围内的其他合适材料。可从包括介电隔离结构133的顶表面的水平面上方移除介电填充材料的水平部分。作为另外一种选择，介电填充材料的水平部分可被添加到第三内连层级介电层33，以增加第三内连层级介电层33的厚度。

参照图9，可使用光刻图案化工艺与各向异性蚀刻工艺的组合来形成穿过第三内连层级介电层33、介电填充材料部分233和/或中间蚀刻停止层60的各种空腔(13a、13b、13c)。举例而言，可使用第一光刻图案化工艺与第一各向异性蚀刻工艺的组合来形成通孔空腔，并且可使用第二光刻图案化工艺与第二各向异性蚀刻工艺的组合来形成在面积上与通孔空腔重叠的线空腔，并且将通孔空腔垂直地延伸到相应的下伏蚀刻停止结构。下伏蚀刻停止结构可包括第二金属线42l、下部位线62及上部位线66。所述各种空腔(13a、13b、13c)可包括：第一集成线及通孔空腔13a，相应的第二金属线42l的顶表面在第一集成线及通孔空腔13a之下在实体上暴露出；第二集成线及通孔空腔13b，相应的下部位线62的顶表面在第二集成线及通孔空腔13b之下在实体上暴露出；以及线层级空腔13c，相应的上部位线66的顶表面在线层级空腔13c之下在实体上暴露出。第二集成线及通孔空腔13b可延伸穿过介电填充材料部分233。

参照图10，可在第三内连层级介电层33、介电填充材料部分233和/或中间蚀刻停止层60中的空腔(13a、13b、13c)中的每一者中沉积至少一种导电材料。所述至少一种导电材料可包括金属氮化物衬层(例如tin、tan或wn层)及金属填充材料(例如铜或钨)。也可使用本公开所涵盖范围内的其他合适材料。所述至少一种导电材料的多余部分可通过平坦化工艺(例如化学机械平坦化)从包括第三内连层级介电层33的顶表面的水平面上方被移除。

填充第一集成线及通孔空腔13a的所述至少一种导电材料的每一剩余部分构成集成线及通孔结构，所述集成线及通孔结构包括作为垂直延伸部分的第二金属通孔结构43v及作为水平延伸部分的第三金属线43l。填充第二集成线及通孔空腔13b的所述至少一种导电材料的每一剩余部分构成集成线及通孔结构，集成线及通孔结构在本文中被称为第一位线接触结构(143v、143l)。每一第一位线接触结构(143v、143l)可包括下部位线接触通孔结构143v及下部位线连接金属线143l。每一第一位线接触结构(143v、143l)接触相应的一条下部位线62的顶表面。填充线层级空腔13c的所述至少一种导电材料的每一剩余部分构成第二位线接触结构243l。每一第二位线接触结构243l接触相应的一条上部位线66。第一位线接触结构(143v、143l)、第二位线接触结构243l以及集成线及通孔结构(43v、43l)中的每一者可包括和/或可基本上由至少一种金属的同一集合组成。

参照图11，可在第三内连层级介电层33上方形成附加的中间蚀刻停止介电层160及第四内连层级介电层34。第四内连层级金属内连结构(44v、44l)可被形成为穿过第四内连层级介电层34及附加的中间蚀刻停止介电层160。第四内连层级金属内连结构(44v、44l)可包括第三金属通孔结构44v及第四金属线44l。第三金属通孔结构44可接触第三金属线43l、第一位线接触结构(143v、143l)、第二位线接触结构243l及字线76中的相应一者的顶表面。随后，可执行上述附加处理步骤以提供图1c中所示的第一示例性结构。

参照图12a到图12e，可通过使字线76相对于介电隔离结构133有选择性地垂直凹陷而从图7a到图7f所示的第一示例性结构中得到第一示例性结构的替代配置。字线76的垂直凹陷可相对于电阻式存储材料层72及选择器材料层74的材料具有或不具有选择性。每一字线76的顶表面可垂直凹陷成使得凹陷空腔85可沿第二水平方向hd2在轨条结构(62、64、66、67)中的每一者之上连续地延伸。在一个实施例中，金属氮化物衬层76a的水平表面可在实体上暴露于轨条结构(62、64、66、67)中的每一者上方。

参照图13a到图13e，可使用碳系导电材料填充凹陷空腔85。可沉积在凹陷空腔85中的碳系导电材料可为上述可用于下部位线62和/或上部位线66的碳系导电材料中的任一种。碳系导电材料的多余部分可使用平坦化工艺(例如化学机械平坦化工艺)从包括介电隔离结构133(其可为第三内连层级介电层33的部分)的顶表面的水平面上方移除。填充相应的凹陷空腔85的碳系导电材料的每一剩余部分构成碳系导电材料轨条86，碳系导电材料轨条86在轨条结构(62、64、66、67)的垂直堆叠中的每一垂直堆叠之上沿第二水平方向hd2延伸。在一个实施例中，碳系导电材料轨条86的碳系导电材料可选自碳纳米管及呈片材或纳米带形式的石墨烯。每一碳系导电材料轨条86被合并到相应的字线(76a、76b、86)中。

在一个实施例中，每一字线(76a、76b、86)的水平延伸部分可包含碳系导电材料(包括碳系导电材料轨条86)，并且每一字线(76a、76b、86)的向下突出部分可包含至少一种金属材料(包括金属氮化物衬层76a与金属填充材料部分76b的组合)。在一个实施例中，字线(76、86)可包含碳系导电材料或位线(62、66)的至少一个子集可包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。作为另外一种选择，位线(62、66)可仅包含至少一种金属材料，并且可不含任何碳系导电材料。

图14a到图14e示出了可用于形成第二示例性结构的一系列处理步骤，第二示例性结构包括在多个内连层级结构内形成的多个电阻式存储元件阵列。

参照图14a，在形成任何电阻式存储元件阵列之前，第二示例性结构可与图1a所示的第一示例性结构相同。

参照图14b，在形成电阻式存储元件阵列101之后，第二示例性结构可与图1b所示的第一示例性结构相同。电阻式存储元件阵列101在下文中被称为第一电阻式存储元件阵列101，并且可包含上述电阻式存储元件阵列的任何结构，例如图7a到图7f或图13a到图13e所示的结构。

参照图14c，可执行图8到图10的处理步骤，以在第三内连层级介电层33内形成各种金属内连结构。举例而言，可形成上述第一位线接触结构(143v、143l)、第二位线接触结构243l以及集成线及通孔结构(43v，43l)。

参照图14d，可在第四内连层级介电层34的层级处重复进行图2a到图7f的处理步骤，以形成第二电阻式存储元件阵列201。第二电阻式存储元件阵列201可包括与第一电阻式存储元件阵列101相同的一组元件，但为了优化布局，对各种元件的几何形状及取向进行了必要的修改。

一般来说，可在衬底8之上在不同层级的金属内连结构40处依序形成多个电阻式存储器阵列。所述多个电阻式存储器阵列可位于不同层级处，并且可上覆在彼此上或位于彼此下。举例而言，第二电阻式存储元件阵列201可形成在上覆在覆盖第一电阻式存储元件阵列101的内连层级介电层上的内连层级介电层内。

参照图14e，可执行结合图1c描述的附加处理步骤，以在第四内连层级介电层34内形成各种金属内连结构，并形成上部内连层级结构(l5、l6、l7)。

参照图15，示出了存储器阵列区100内第三内连层级结构l3及第四内连层级结构l4的一部分的垂直剖视图。可选地，第四内连层级结构l4中的轨条结构(162、164、166、167)的纵向方向可垂直于第三内连层级结构l3中的轨条结构(62、64、66、67)的纵向方向。第四内连层级结构l4中的每一轨条结构(162、164、166、167)可包括由下部位线162、位线间轨条结构164、上部位线166及介电顶盖条带167形成的垂直堆叠。第四内连层级结构l4可包括：中间蚀刻停止层160；轨条结构(162、164、166、167)的阵列；层堆叠，包括相应的电阻式存储材料层及选择器材料层；介电隔离结构143，在第四内连层级结构l4内沿与轨条结构(162、164、166、167)的纵向方向垂直的水平方向延伸；以及字线176，包括至少相应的金属氮化物衬层176a及金属填充材料部分176b以及可选地包括相应的碳系导电材料轨条。

参照图16，其示出根据本公开实施例的电阻式随机存取存储器(resistiverandomaccessmemory，rram)器件400的示意图。rram器件400可包含上述电阻式存储元件的二维阵列(101，201)。每一电阻式存储胞元480可包括位于一对相邻的字线(76及可选地86)与位线(62或66)内的由电阻式存储材料层72及选择器材料层74形成的层堆叠(72、74)的相应部分。

本公开实施例的rram器件400还可包含连接到字线(76、86)的行解码器460、连接到位线(62、66)的感测电路系统470(例如，感测放大器及其他位线控制电路系统)、通过感测电路系统470连接到位线(62、66)的列解码器480以及连接到感测电路系统470的数据缓冲器490。本公开的rram器件400的配置仅是示例性的，并且其他配置也可用于本公开的rram器件。

在其中可使用常规材料(例如，w、cu)形成位线的典型配置中，常规金属具有高的体电导率(bulkconductivity)。然而，随着位线的厚度按比例减小，体电导率降低，并造成高的线电阻。另外，在使用常规金属时常常利用阻挡层(例如，tin/tan)。虽然阻挡层的导电率可为低的，但是阻挡层的存在会增加位线的厚度。本文所公开的各种实施例利用碳系导电材料来形成字线(例如，76、86)和/或位线(例如，62、66)的至少一个子集。在一些实施例中，字线与位线可由不同的材料形成。在其他实施例中，字线与位线可由相同的材料形成。通过使用碳系导电材料，可减小位线的厚度。另外，可不再需要阻挡层(例如，tin、tan)。因此，位线的总厚度可显著减小。举例而言，在一些实施例中，位线的厚度可减小到5nm到20nm。碳系导电材料提供比常规金属(例如，w、cu)更好的导电率及更好的热稳定性。所公开的用于各种实施例的存储胞元可包括堆叠的石墨烯位线、选择器、存储器层以及金属字线。石墨烯的稳定性可防止不期望的氧吸收。而且，在其中堆叠的存储器层具有固定高度的情况下，利用常规金属的位线的增大的厚度会继而导致位线间介电层的厚度减小。因此，随着位线间介电层厚度的减小，寄生电容产生影响的可能性会增加。

参照图1a到图16且根据本公开的各种实施例，提供一种电阻式存储器件，所述电阻式存储器件包括沿第一水平方向hd1延伸的轨条结构(62、64、66、67)的阵列。轨条结构(62、64、66、67)中的每一者包括至少一条位线(62、66)。轨条结构(62、64、66、67)的阵列包括沿第二水平方向hd2横向延伸并且沿第一水平方向hd1横向间隔开的字线(76及可选地86)。字线(76及可选地86)中的每一者包括上覆在轨条结构(62、64、66、67)上的相应的水平延伸部分及从相应的水平延伸部分向下突出的相应的一行的向下突出部分。由电阻式存储材料层72及选择器材料层74形成的层堆叠(72、74)位于字线(76及可选地86)中的每一者与轨条结构(62、64、66、67)的阵列的相应的下伏部分之间。字线(76及可选地86)包含或位线(62、66)的至少一个子集包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

根据本公开的一个方面，提供一种包括位于衬底8之上的至少一个电阻式存储器阵列(101、201)的存储器件。所述至少一个电阻式存储器阵列(101、201)中的每一者包括：垂直堆叠(62、64、66、67)，由相应的下部位线62、相应的位线间介电轨条64及相应的上部位线66形成；以及字线(76及可选地86)，沿与垂直堆叠(62、64、66、67)的纵向方向垂直的水平方向横向延伸。字线(76及可选地86)中的每一者包括上覆在垂直堆叠(62、64、66、67)中的每一者上的相应的水平延伸部分及在相邻的垂直堆叠(62、64、66、67)对之间从相应的水平延伸部分向下突出的相应的一行的向下突出部分。由电阻式存储材料层72及选择器材料层74形成的层堆叠可位于字线(76及可选地86)中的每一者与垂直层堆叠(62、64、66、67)的每一侧壁之间。选自字线(76及可选地86)的集合、下部位线62的集合及上部位线66的集合中的至少一个集合包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

参照图17，流程图示出一种根据本公开实施例在衬底8之上形成至少一个电阻式存储器阵列(101、201)的一般方法。可通过执行流程图中所示的一系列处理步骤来形成所述至少一个电阻式存储器阵列(101、201)中的每一者。参照步骤1710，可在衬底8之上形成沿第一水平方向hd1延伸的轨条结构(62、64、66、67)的阵列。轨条结构(62、64、66、67)中的每一者包括至少一条位线(62、66)。参照步骤1720，可在轨条结构(62、64、66、67)的阵列之上形成沿第二水平方向hd2延伸的介电隔离结构133。轨条结构(62、64、66、67)的侧壁在实体上暴露到位于介电隔离结构133的相邻对之间的线沟槽71。参照步骤1730，可在线沟槽71中的每一者内形成由电阻式存储材料层72及选择器材料层74形成的层堆叠(72、74)。参照步骤1740，在线沟槽71的未被填充的体积内在层堆叠(72、74)的每一者上形成字线(76及可选地86)。字线(76及可选地86)包含或位线(62、66)的至少一个子集包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

在一个实施例中，一种电阻式存储器件包括：轨条结构的阵列，所述轨条结构沿第一水平方向延伸，其中所述轨条结构中的每一者包括至少一条位线；字线，沿第二水平方向横向延伸且沿所述第一水平方向在横向上间隔开，其中所述字线中的每一者包括：上覆在所述轨条结构上的相应的水平延伸部分；及从相应的所述水平延伸部分向下突出的相应的一行的向下突出部分，其中由电阻式存储材料层及选择器材料层形成的层堆叠位于所述字线中的每一者与所述轨条结构的所述阵列的相应的下伏部分之间；且其中所述字线包含或者所述位线的至少一个子集包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

在一个实施例中，所述碳系导电材料选自碳纳米管及呈片材或纳米带形式的石墨烯。

在一个实施例中，所述层堆叠中的每一个层堆叠在所述轨条结构的所述阵列内的所述轨条结构中的每一者之上连续地延伸且接触所述轨条结构的所述阵列内的所述位线中的每一者的侧壁。

在一个实施例中，所述电阻式存储材料层中的每一者包含选自相变存储材料及空位调制导电性氧化物材料的材料；且所述选择器材料层中的每一者包含选自双向阈值开关材料及p-n结二极管材料的材料。

在一个实施例中，所述轨条结构的所述阵列内的所述轨条结构中的每一者包括垂直堆叠，所述垂直堆叠包含相应的下部位线、相应的位线间介电轨条及相应的上部位线。

在一个实施例中，相应的所述下部位线及相应的所述上部位线中的一者包含所述碳系导电材料；且相应的所述下部位线及相应的所述上部位线中的另一者包含除所述碳系导电材料外的导电材料。

在一个实施例中，相应的所述下部位线及相应的所述上部位线二者实质上由相应的碳系导电材料组成。

在一个实施例中，还包括：第一位线接触结构，包含至少一种金属材料且接触所述下部位线中的相应的一者；以及第二位线接触结构，包含所述至少一种金属材料且接触所述上部位线中的相应的一者。

在一个实施例中，所述字线中的每一者的所述水平延伸部分包含所述碳系导电材料；且所述字线中的每一者的所述向下突出部分包含至少一种金属材料。

在一个实施例中，还包括位于所述字线中的每一对相邻的字线之间的介电隔离结构，所述介电隔离结构包括：上覆在所述轨条结构上的相应的水平延伸部分；及在所述轨条结构中的相邻的轨条结构对之间向下突出的相应的一行的向下突出部分。

在一个实施例中，一种存储器件包括位于衬底之上的至少一个电阻式存储器阵列，其中所述至少一个电阻式存储器阵列中的每一者包括：由相应的下部位线、相应的位线间介电轨条及相应的上部位线形成的垂直堆叠；字线，沿与所述垂直堆叠的纵向方向垂直的水平方向横向延伸，其中所述字线中的每一者包括：上覆在所述垂直堆叠中的每一者上的相应的水平延伸部分；及在所述垂直堆叠中的相邻的垂直堆叠对之间从相应的所述水平延伸部分向下突出的相应的一行的向下突出部分，其中由电阻式存储材料层及选择器材料层形成的层堆叠位于所述字线中的每一者与所述垂直堆叠的每一侧壁之间；且其中选自所述字线的集合、所述下部位线的集合及所述上部位线的集合中的至少一个集合包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

在一个实施例中，所述碳系导电材料选自碳纳米管及呈片材或纳米带形式的石墨烯。

在一个实施例中，还包括位于所述字线中的每一对相邻的字线之间的介电隔离结构，所述介电隔离结构包括：上覆在所述轨条结构上的相应的水平延伸部分；及在所述垂直堆叠中的相邻的垂直堆叠对之间向下突出的相应的一行的向下突出部分，其中所述字线及所述介电隔离结构形成沿所述第一水平方向交替的横向交替序列且具有位于水平平面内的顶表面。

在一个实施例中，位于选自所述字线中的相邻的一对字线与选自所述下部位线及所述上部位线中的位线之间的所述电阻式存储材料层的每一区段构成电阻式存储元件。

在一个实施例中，所述至少一个电阻式存储器阵列包括位于不同的层级处且上覆在彼此上或位于彼此下的多个电阻式存储器阵列。

在一个实施例中，一种在衬底之上形成至少一个电阻式存储器阵列的方法，其中所述至少一个电阻式存储器阵列中的每一者是通过以下方式形成：在衬底之上形成沿第一水平方向延伸的轨条结构的阵列，其中所述轨条结构中的每一者包括至少一条位线；在所述轨条结构的所述阵列之上形成沿第二水平方向延伸的介电隔离结构，其中所述轨条结构的侧壁在实体上暴露到位于所述介电隔离结构中的相邻的介电隔离结构对之间的线沟槽；在所述线沟槽中的每一者内形成由电阻式存储材料层及选择器材料层形成的层堆叠；以及在所述线沟槽的未被填充的体积内在所述层堆叠中的每一者上形成字线，其中所述字线包含或者所述位线的至少一个子集包含碳系导电材料，所述碳系导电材料含有呈六方排列形式的杂化碳原子。

在一个实施例中，所述碳系导电材料选自碳纳米管及呈片材或纳米带形式的石墨烯。

在一个实施例中，所述电阻式存储材料层及所述选择器材料层中的每一者通过共形沉积工艺被形成为相应的连续材料层，所述相应的连续材料层在所述轨条结构的所述阵列内在所述轨条结构中的每一者之上连续地延伸且延伸到所述线沟槽中的每一者中。

在一个实施例中，所述轨条结构的所述阵列内的所述轨条结构中的每一者包括垂直堆叠，所述垂直堆叠包含相应的下部位线、相应的位线间介电轨条及相应的上部位线。

在一个实施例中，所述至少一个电阻式存储器阵列包括在所述衬底之上依序形成于不同层级的金属内连结构处的多个电阻式存储器阵列。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。