半导体结构的制作方法
本发明实施例涉及含有盖结构的内连线结构，且盖结构具有沿着导电线路的上表面的介电盖层与导电盖层。
背景技术：
随着半导体集成电路的尺寸与结构缩小，形成集成电路的单元密度增加且单元之间的空间减少。空间缩小受限于光刻的光绕射、光掩模对准、隔离以及装置效能等因素。随着任意两个相邻的导电结构之间的距离减少，造成电容增加，其将增加能耗与时间延迟。
为了减少寄生电容并对应地改善装置效能，集成电路设计者采用低介电常数的介电层。一种低介电常数的介电层的形成方法可为以杂质掺杂氧化硅。举例来说，纯氧化硅的介电常数为3.9，而氟化的氧化硅玻璃如掺杂氟的氧化硅的介电常数为3.5。此外，掺杂碳的氧化硅的介电常数可进一步降低至约3.0。另一种低介电常数的材料的形成方法为产生大空洞或孔洞于介电层中。空洞的介电常数近似1，因此可增加材料孔隙率以降低孔洞材料的介电常数。大孔洞亦可视作气隙，其可提供极低的介电常数层于两个导电结构之间。
技术实现要素：
本发明实施例的目的在于提供一种半导体结构包括，以解决上述至少一个问题。
本发明多种实施例提供的半导体结构包括：第一层间介电结构，位于基板上；导电接点，直接位于基板之上与第一层间介电结构之中；导电线路，直接位于导电接点上；导电盖层，位于导电线路上，其中导电盖层沿着导电线路的上表面连续延伸；第二层间介电结构，位于导电盖层上，其中第二层间介电结构沿着导电线路的两侧；一对气隙，位于第二层间介电结构中，其中导电线路在一对气隙之间横向分开；以及介电盖层，沿着导电盖层的上表面，其中介电盖层在一对气隙之间横向分开，其中介电盖层横向偏离第一层间介电结构的上表面，其中介电盖层的下表面垂直对准第一层间介电结构的上表面。
本发明多种实施例提供的集成芯片包括：内连线介电结构，位于基板上；多个导电接点，位于基板之上与内连线介电结构之中；多个导电线路，直接位于导电接点之上与内连线介电结构之中，其中导电线路与导电接点分别包含导电主体与横向围绕导电主体的导电衬垫层；导电盖层，沿着每一导电线路的上表面；多个气隙，位于内连线介电结构中，其中气隙在导电线路中的相邻的导电线路之间横向分开，其中气隙的上表面高于导电盖层的上表面；以及介电盖层，沿着导电盖层的上表面，使介电盖层位于每一导电线路上，其中介电盖层的厚度在朝向气隙的方向中，分别自导电线路的第一侧壁减少至导电线路的第二侧壁，其中介电盖层的侧壁对准导电盖层的侧壁，且其中介电盖层直接接触导电盖层。
本发明多种实施例提供的半导体装置的形成方法，包括：形成第一层间介电结构于基板上；形成多个导电接点于第一层间介电结构中；形成多个导电线路于第一层间介电结构之中与多个导电接点之上；沿着每一导电线路的上表面形成导电盖层；选择性沉积介电盖层于导电盖层上，使介电盖层横向偏离第一层间介电结构的上表面，其中介电盖层的厚度大于导电盖层的厚度；形成蚀刻停止层于介电盖层上，使蚀刻停止层自第一层间介电结构的上表面沿着介电盖层的侧壁延伸至介电盖层的上表面；图案化蚀刻停止层与第一层间介电结构，以定义多个开口横向地位于导电线路中的相邻导电线路之间；沿着导电线路的侧壁与蚀刻停止层的上表面形成上侧介电层，使上侧介电层衬垫开口；以及形成第二层间介电结构于导电线路上，使第二层间介电结构包括多个气隙，且气隙在导电线路中的相邻导电线路之间横向分开，其中第二层间介电结构的下表面低于第一层间介电结构的上表面，且其中第二层间介电结构的形成方式使气隙位于开口中。
附图说明
图1的一些实施例中，集成芯片的剖视图，其具有介电盖层位于导电线路上以及气隙位于相邻的导电线路之间。
图2a至图2d、图3a及图3b为一些其他实施例中，集成芯片的剖视图，其具有介电盖层位于导电线路上以及气隙位于相邻的导电线路之间。
图4、图5a、图5b与图6至图13为一些实施例中，形成集成芯片的方法的剖视图，其中集成芯片具有介电盖层位于导电线路上以及气隙位于相邻的导电线路之间。
图14为一些实施例中，形成集成芯片的方法的流程图，其中集成芯片具有介电盖层位于导电线路上以及气隙位于相邻的导电线路之间。
图15及图16为图4至图13的方法的一些其他实施例的剖视图。
图17及图18为图4至图13的方法的一些其他实施例的剖视图。
附图标记如下：
d1:第一距离
d2:第二距离
t1:第一厚度
t2:第二厚度
100,200a,200b,200c,200d,300a,300b:集成芯片
102:基板
103:导电接点
104:第一层间介电结构
104us,112us:上表面
106:导电线路
106a:第一导电线路
106as1,106bs1:第一侧壁
106b:第二导电线路
106bs2:第二侧壁
107:内连线结构
108:导电主体
110:导电衬垫层
112:导电盖层
114:介电盖层
116:蚀刻停止层
118:上侧介电层
119:气隙
120:第二层间介电结构
122:导电通孔
202:半导体装置
204:源极/漏极区
206:栅极介电层
208:栅极
210:侧壁间隔物结构
212:接点蚀刻停止层
214:第一层间介电层
216:下侧蚀刻停止层
218:第二层间介电层
220:第三层间介电层
222:上侧蚀刻停止层
302:上侧导电线路
304:导电通孔着陆区
400,500,501,600,700,800,900,1000,1100,1200,1300,1500,1600,1700,1800:剖视图
502:自组装单层
504:头基
506:分子链
508:末端基
902,1502,1702:掩模层
1002:开口
1400:方法
1402,1404,1406,1408,1410,1412,1414,1416,1418,1420:步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与配置的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90或其他角度，因此方向性用语仅用以说明图示中的方向。
集成芯片可包含多个半导体装置(如晶体管、存储器装置或类似物)位于半导体基板之上及/或之中。内连线结构可位于半导体基板上。内连线结构可包含导电内连线层(具有导电线路与导电通孔)，其位于内连线介电结构中。导电线路与导电通孔设置以提供半导体基板之中及/或之上的不同半导体装置之间的导电路径。此外，气隙形成于相邻的导电结构(比如两个相邻的导电线路)之间的内连线介电结构中，以降低内连线介电结构的介电常数。通过气隙降低内连线介电结构的介电常数，可减少两个相邻的导电线路之间的电容并减少内连线结构中的电阻-电容延迟。
内连线结构的导电内连线层的形成方法可为单镶嵌或双镶嵌工艺。举例来说，可形成导电线路层于半导体基板上的下侧层间介电结构中。之后沿着每一导电线路的上表面形成导电盖层。在一些实施例中，导电盖层设置以避免自导电线路向外扩散材料(如铜)。形成介电层于导电线路上。在介电层与下侧层间介电结构上进行平坦化工艺，以定义多个气隙于相邻的导电线路之间。此外，上侧层间介电结构形成于导电线路上，使气隙保留于相邻的导电线路之间。然而图案化工艺可包含暴露导电线路与导电盖层至含氟蚀刻剂(如四氟化碳、六氟化硫或类似物)及/或含氯蚀刻剂(如三氯化硼、氯气或类似物)的一或多者。含氯蚀刻剂的一或多者可与导电盖层及/或导电线路反应，进而形成易扩散至内连线结构中的其他导电单元及/或介电单元的金属离子。这会造成内连线介电结构的时间相关的介电击穿、对导电线路及/或导电盖层的损伤(比如导电线路与导电盖层的分层及/或过蚀刻)及/或形成漏电流路径于内连线结构中相邻的导电线路之间，进而降低内连线结构的可信度与效能。
综上所述，本发明一些实施例关于含有盖结构的内连线结构，且盖结构具有沿着导电线路的上表面的介电盖层与导电盖层。此外，本发明实施例形成内连线结构的方法包括形成多个导电线路于下侧层间介电结构中。沿着每一导电线路的上表面形成导电盖层。之后选择性地沉积自组装单层于下侧层间介电结构的上表面上，使自组装单层横向偏离每一导电盖层的上表面。沿着每一导电盖层的上表面选择性沉积介电盖层。自组装单层设置以避免沿着下侧层间介电结构的上表面沉积介电盖层。蚀刻停止层形成于导电线路上。在蚀刻停止层与第一层间介电结构上进行图案化工艺，以定义多个气隙于相邻的导电线路之间。图案化工艺可包含将导电线路与导电盖层暴露至氟为主的蚀刻剂(如四氟化碳、六氟化硫或类似物)及/或氯为主的蚀刻剂(如三氯化硼、氯气或类似物)的一或多者。介电盖层设置以避免氯为主的蚀刻剂损伤导电盖层及/或导电线路，进而在图案化工艺时缓解金属离子的形成。此外，上侧层间介电结构形成于导电线路上，使气隙保留于相邻的导电线路之间。因此可形成气隙于相邻的导电线路之间，并避免损伤导电盖层及/或导电线路。
这可减少相邻的导电线路之间的电容与内连线结构中的电阻-电容延迟，并避免损伤导电盖层与导电线路，进而增加内连线结构的效能与可信度。
图1的一些实施例中，集成芯片100的剖视图，其具有介电盖层114位于导电线路106上，以及气隙119位于相邻的导电线路106之间。
集成芯片100包括内连线结构107位于基板102上。内连线结构107包含内连线介电结构、多个导电接点103、多个导电线路106与多个导电通孔122。在其他实施例中，内连线结构107可视作后段工艺结构，因此导电接点103可视作第一后段工艺金属化层，导电线路106可视作第二后段工艺金属化层，及/或导电通孔122可视作第三后段工艺金属化层。在一些实施例中，内连线介电结构包括第一层间介电结构104、蚀刻停止层116、上侧介电层118与第二层间介电结构120。导电接点103包括导电主体108与导电衬垫层110，并位于第一层间介电结构104中。在一些实施例中，导电衬垫层110设置以减少及/或避免扩散性物种(如铜及/或铝)自导电主体108向外扩散。此外，导电接点103可设置以电性耦接上方的导电层(如导电线路106及/或导电通孔122)至基板102之上及/或之中的多个半导体装置(未图示，比如晶体管、变电容二极管或类似物)及/或基板102的掺杂区。
导电线路106位于导电接点103上，并位于第一层间介电结构104中。导电线路106分别包含导电主体108与导电衬垫层110。在一些实施例中，导电线路106的导电主体108的宽度大于导电接点103的导电主体108的宽度。导电盖层112沿着每一导电线路106的上表面。导电盖层112设置以减少及/或避免扩散性物种自导电主体108扩散至周围结构(比如第一层间介电结构104与第二层间介电结构120)。此外，介电盖层114沿着导电盖层112的上表面。蚀刻停止层116位于第一层间介电结构104上。上侧介电层118自介电盖层114的上表面延伸至导电盖层112的侧壁与导电线路106的侧壁。第二层间介电结构120位于上侧介电层118上，并包括多个气隙119。在一些实施例中，气隙119可视作空洞、孔洞、开口或类似物。气隙119位于相邻的导电线路106之间，并设置以降低内连线介电结构的整体介电常数。举例来说，气隙119可降低第二层间介电结构120的介电常数，进而降低相邻的导电线路106之间的电容并改善内连线结构107中的电阻-电容延迟。此外，导电通孔122位于第二层间介电结构120之中与导电线路106之上。在一些实施例中，导电通孔122分别包含导电主体108与导电衬垫层110。
一些实施例在制作集成芯片100时，可对第一层间介电结构104进行蚀刻工艺，以定义开口于相邻的导电线路106之间。蚀刻工艺可包含将第一层间介电结构104暴露至氟为主的蚀刻剂(如四氟化碳、六氟化硫或类似物)及/或氯为主的蚀刻剂(如三氯化硼、氯气、另一氯为主的蚀刻剂或任何上述的组合)的一或多者。介电盖层114设置以避免氟为主的蚀刻剂及/或氯为主的蚀刻剂损伤导电盖层112及/或导电线路106，进而在蚀刻工艺时缓解金属离子的形成。此外，第二层间介电结构120的形成方式造成气隙119定义于相邻的导电线路106之间的第二层间介电结构120中。因此气隙119可形成于相邻的导电线路106之间，并避免损伤导电盖层112及/或导电线路106。这会减少相邻的导电线路106之间的电容，减少内连线结构107中的电阻-电容延迟，并避免损伤导电盖层112与导电线路106，进而增加内连线结构107的效能与可信度。
图2a的一些实施例中，集成芯片200a的剖视图，其具有介电盖层114与导电盖层112位于导电线路106上。
集成芯片200a包括内连线结构107位于基板102上。内连线结构107包括金属化层(如导电接点103、导电线路106、导电通孔122或类似物)位于内连线介电结构中。金属化层设置以电性耦接基板102之中及/或之上的半导体装置202至其他半导体装置(未图示)及/或掺杂区(未图示)。在一些实施例中，基板102可为或包括基体半导体基板(如基体硅)、绝缘层上硅基板或另一合适的基板材料。内连线介电结构包括第一层间介电结构104、蚀刻停止层116、上侧介电层118与第二层间介电结构120。在一些实施例中，半导体装置202可设置为晶体管。在这些实施例中，半导体装置202包括源极/漏极区204、栅极介电层206、栅极208与侧壁间隔物结构210。栅极介电层206位于栅极208与基板102之间。源极/漏极区204位于栅极208的两侧上的基板102中。此外，侧壁间隔物结构210沿着栅极208与栅极介电层206的侧壁。
位于内连线结构107中的金属化层，包括多个导电接点103位于第一层间介电结构104中。导电接点103各自包含导电主体108与导电衬垫层110。在一些实施例中，导电主体108可为或包括铝、铜、钴、钌、另一合适的导电材料或任何上述的组合。在其他实施例中，导电衬垫层110可为或包括氮化钛、氮化钽、另一合适材料或任何上述的组合。
多个导电线路106位于导电接点103上。导电线路106各自包括导电主体108与导电衬垫层110。在一些实施例中，导电线路106位于内连线结构107中的导电线路的最底层中。举例来说，这些实施例的其他导电线路(未图示)不位于导电线路106与基板102之间。导电盖层112位于每一导电线路106上。在一些实施例中，导电盖层112可为或包括铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝、另一合适的导电材料或任何上述的组合。在其他实施例中，导电盖层112的厚度可为约
介电盖层114位于导电盖层112上。在一些实施例中，介电盖层114可为或包括氮化铝、氮氧化铝、氧化铝、碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、另一合适的介电材料或任何上述的组合。在多种实施例中，介电盖层114的厚度可为约
蚀刻停止层116位于第一层间介电结构104与介电盖层114上。上侧介电层118自介电盖层114的上表面延伸导电盖层112的侧壁与导电线路106的侧壁。在一些实施例中，蚀刻停止层116及/或上侧介电层118可分别为或包括碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、氮化铝、氮氧化铝、氧化铝、另一合适的介电材料或任何上述的组合。在其他实施例中，蚀刻停止层116及/或上侧介电层118的厚度可分别为约
第一层间介电结构104与第二层间介电结构120可分别为或包含氧化硅、含氢的碳氧化硅、低介电常数的介电材料、极低介电常数的介电材料、另一合适的介电材料或任何上述的组合。第一层间介电结构104与第二层间介电结构120的有效介电常数，为层状物包含的介电材料与物理结构的函数。举例来说，第二层间介电结构120可具有孔隙率与多个气隙119，其可减少第二层间介电结构120的有效介电常数。在一些实施例中，孔隙率为分布于整个介电材料中的空洞空间，而气隙为介电层中的较大空洞，否则介电材料可能填入气隙。在其他实施例中，第一层间介电结构104可包含气隙(未图示)及/或孔洞状，进而减少第一层间介电结构104的有效介电常数。在一些实施例中，第一层间介电结构104及/或第二层间介电结构120的有效介电常数可分别为约2至3.6或另一合适范围。在其他实施例中，第一层间介电结构104及/或第二层间介电结构120的孔隙率可分别为约0.1％至40％或另一合适数值。因此导入气隙119于相邻的导电线路106之间，可减少相邻的导电线路106之间的电容，并增加内连线结构107的效能。部分的原因为每一气隙119的介电常数为约1。在一些实施例中，若第一层间介电结构104及/或第二层间介电结构120的孔隙率太低(比如小于约0.1％)，则第一层间介电结构104及/或第二层间介电结构120的有效介电常数降低程度不足，因此可能增加相邻的导电线路106之间的电容，进而降低集成芯片200a的效能。在其他实施例中，若第一层间介电结构104及/或第二层间介电结构120的孔隙率太高(比如大于约40％)，则第一层间介电结构104及/或第二层间介电结构120的结构完整性降低且更易受到蚀刻损伤。
在一些实施例中，介电盖层114的厚度分别在朝着多个气隙119的方向中，自第一厚度t1减少至第二厚度t2。在这些实施例中，第二厚度t2小于第一厚度t1。在其他实施例中，介电盖层114的中心部分横向地位于相邻的一对气隙119之间，并包含第二厚度t2。
图2b显示一些实施例中，集成芯片200b的剖视图，其为图2a的集成芯片200a的一些其他实施例，其中每一导电线路106的下表面为弧形。此外，每一气隙119的宽度自气隙119的上表面朝基板102的方向持续减少。
图2c显示一些实施例中，集成芯片200c的剖视图，其为图2a的集成芯片200a的一些其他实施例。
在一些实施例中，接点蚀刻停止层212位于基板102与第一层间介电层214之间。下侧蚀刻停止层216位于第一层间介电层214上，且第二层间介电层218位于下侧蚀刻停止层216上。第三层间介电层220位于上侧介电层118上，并包含气隙119。此外，上侧蚀刻停止层222位于第三层间介电220上。在一些实施例中，接点蚀刻停止层212、下侧蚀刻停止层216与上侧蚀刻停止层222可分别为或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅、另一介电材料或任何上述的组合，及/或厚度为
图2d显示一些实施例中，集成芯片200d的剖视图，其为图2c的集成芯片200c的一些其他实施例，其中直接位于导电接点103上的每一导电线路106共用导电主体108与导电衬垫层110。在一些实施例中，这是因为双镶嵌工艺同时形成导电接点103与导电线路106。
图3a显示一些实施例中，集成芯片300a的剖视图，其为图2a的集成芯片200a的其他实施例，其中多个上侧导电线路302位于第二层间介电结构120之中与导电通孔122之上。在一些实施例中，导电通孔122与上侧导电线路302共用导电主体108与导电衬垫层110。在一些实施例中，这是因为双镶嵌工艺同时形成导电通孔122与上侧导电线路302。
图3b显示一些实施例中，集成芯片300b的剖视图，其为图3a的集成芯片300a的一些其他实施例，其中多个气隙119横向偏离导电通孔着陆区304。第一导电线路106a的第一侧壁106as1与第二导电线路106b的第一侧壁106bs1之间的距离定义为第一距离d1，其中第二导电线路106b与气隙119横向相邻。此外，第一导电线路106a的第一侧壁106as1与第二导电线路106b的第二侧壁106bs2之间的距离定义为第二距离d2。在一些实施例中，第二导电线路106b的第一侧壁106bs1与第二导电线路106b的第二侧壁106bs2相对。在其他实施例中，第二距离d2至少大于1.5倍的第一距离d1。在一些实施例中，若第二距离d2较小(比如小于1.5倍的第一距离d1)，则形成导电通孔122所用的蚀刻工艺可能损伤第二层间介电结构120。部分的原因可能是蚀刻工艺会过蚀刻至与第二导电线路106b横向相邻的气隙119中，进而减少第二层间介电结构120的结构完整性及/或使相邻的导电线路106彼此短接。因此一些实施例中的导电通孔着陆区304的横向距离大于至少两倍的第一距离d1。在其他实施例中，若导电通孔着陆区304的横向距离较小(比如小于两倍的第一距离d1)，则形成导电通孔122所用的蚀刻工艺可能损伤第二层间介电结构120。
图4至图13为一些实施例中，形成内连线结构的方法的剖视图400至1300，且内连线结构具有介电盖层位于导电线路上，以及气隙位于相邻的导电线路之间。虽然图4至图13所示的剖视图400至1300搭配方法说明，但应理解图4至图13所示的结构不限于所述方法，而可独立存在于方法之外。此外，虽然以一系列的步骤说明图4至图13，但应理解这些步骤不限于所述顺序，且其他实施例可改变步骤顺序。上述方法亦可实施于其他结构。在其他实施例中，可完全或部分省略所示及/或所述的一些步骤。
如图4的剖视图400所示，形成多个导电接点103于基板102之上与第一层间介电结构104之中。在一些实施例中，基板102可为或包括基体基板(如基体硅基板)、绝缘层上硅基板或另一合适材料。在其他实施例中，每一导电接点103包括导电主体108，与横向围绕导电主体108的导电衬垫层110。在一些实施例中，导电衬垫层110可设置为扩散阻挡层，及/或可为或包含氮化钛、氮化钽、另一材料或任何上述的组合。在一些实施例中，导电接点103的形成方法可为双镶嵌工艺或单镶嵌工艺。在其他实施例中，导电接点103位于基板102上的内连线结构中的第一金属化层中(见图2a)。在其他实施例中，导电接点103可直接位于基板102之中的掺杂区及/或基板102之中及/或之上的半导体装置(未图示，如晶体管)之上、直接电性耦接至掺杂区及/或半导体装置及/或直接接触掺杂区及/或半导体装置。
在一些实施例中，形成导电接点103所用的单镶嵌工艺可包括以化学气相沉积、物理气相沉积、原子层沉积、等离子体辅助化学气相沉积或另一合适的沉积或成长工艺沉积第一层间介电结构104于基板102上，图案化第一层间介电结构104以定义下侧导电结构开口于第一层间介电结构104中，以化学气相沉积、物理气相沉积、溅镀、无电镀或类似方法沉积衬垫层于导电结构开口中，以化学气相沉积、物理气相沉积、溅镀、无电镀或类似方法沉积导电材料于衬垫层上以填入下侧导电结构开口，并对导电材料及/或衬垫层进行平坦化工艺如化学机械平坦化工艺，以定义导电接点103的导电主体108与导电衬垫层110。
此外，如图4的剖视图400所示，形成多个导电线路106于导电接点103上。在一些实施例中，每一导电线路106包括导电主体108，以及横向围绕导电线路106的导电主体108的导电衬垫层110。在一些实施例中，导电线路106的形成方法可为单镶嵌工艺或双镶嵌工艺。此外，导电盖层112沿着每一导电线路106的上表面，使导电盖层112与导电线路106位于第一层间介电结构104中。在其他实施例中，导电线路106位于基板102上的内连线结构中的第二金属化层中(见图2a)。在这些实施例中，导电线路106为位于基板102上的导电线路的第一层。
在一些实施例中，导电盖层112的沉积方法可为化学气相沉积、物理气相沉积、原子层沉积或另一合适的成长或沉积工艺。在一些实施例中，导电盖层112可为或包含铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝、另一合适的导电材料或任何上述的组合。在其他实施例中，导电盖层112的厚度可为约
如图5a的剖视图500所示，沿着第一层间介电结构104的上表面104us选择性沉积自组装单层502。在一些实施例中，自组装单层502可视作阻挡层。在一些实施例中，自组装单层502包括头基，其粘着或键结至第一层间介电结构104而非导电盖层112。在一些实施例中，自组装单层502沉积于第一层间介电结构104上的方法可为旋转涂布。在其他实施例中，形成自组装单层502的工艺包括旋转涂布自组装单层502于图4的结构上、且旋转涂布于图4的结构上的自组装单层502将粘着至第一层间介电结构104而非导电盖层112。因此自组装单层502横向偏离导电盖层112的上表面112us。在一些实施例中，自组装单层502的厚度为约
如图5b的剖视图501所示的一些实施例，自组装单层502形成于第一层间介电结构104上。在此方式中，自对准单层502包括头基504，其经由分子链506连接至末端基508(如尾基)。头基504设置以粘着至偏好的表面(比如第一层间介电结构104的上表面104us)，而不粘着至其他表面如导电盖层(如图5a的导电盖层112)的上表面(如图5a的上表面112us)。在些实施例中，头基504可为或包含丁基三乙氧基硅烷、环己基三甲氧基硅烷、环戊基三甲氧基硅烷、十二烷基三乙氧基硅烷、十二烷基三甲氧基硅烷、癸基三乙氧基硅烷、二甲氧基(甲基)-正辛基硅烷、三乙氧基乙基硅烷、乙基三甲氧基硅烷、己基三甲氧基硅烷、己基三乙氧基硅烷、十六烷基三甲氧基硅烷、十六烷基三乙氧基硅烷、三乙氧基甲基硅烷、三甲氧基甲基硅烷、甲氧基(二甲基)十八烷基硅烷、甲氧基(二甲基)-正辛基硅烷、十八烷基三乙氧基硅烷、三乙氧基正辛基硅烷、十八烷基三甲氧基硅烷、三甲氧基(丙基)硅烷、三甲氧基正辛基硅烷、三乙氧基(丙基)硅烷、甲烷、乙烷、丙烷、丁烷、戊烷、己烷、庚烷、辛烷、壬烷、癸烷、十一烷、十二烷、十五烷、十六烷、任何上述的组合或类似物。在其他实施例中，分子链506可为或包含烷基链如亚甲基或亚烷基。在其他实施例中，末端基508具有疏水界面性质以排斥介电材料，进而避免介电材料粘着至自组装单层502。在一些实施例中，末端基508可包含甲基，其可提供疏水界面性质。
如图6的剖视图600所示，选择性地形成介电盖层114于导电盖层112上，使介电盖层114不形成于自组装单层502上。在一些实施例中，介电盖层114可为或包含氮化铝、氮氧化铝、氧化铝、碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、另一合适的介电材料或任何上述的组合。在其他实施例中，介电盖层114的厚度为约
如图7的剖视图700所示，进行移除工艺以自第一层间介电结构104的上表面104us移除自组装单层(如图6的自组装单层502)。在一些实施例中，移除工艺包括将图6的结构暴露至移除等离子体(如氢气)，其设置以移除自组装单层(如图6的自组装单层502)。
如图8的剖视图800所示，形成蚀刻停止层116于第一层间介电结构104与介电盖层114上。在一些实施例中，蚀刻停止层116的沉积方法可为物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、等离子体辅助原子层沉积或另一合适的成长或沉积工艺。在一些实施例中，蚀刻停止层116可为或包含碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、氮化铝、氮氧化铝、氧化铝、另一介电材料或任何上述的组合。在其他实施例中，蚀刻停止层116的厚度可为约
如图9的剖视图900所示，形成掩模层902于蚀刻停止层116上。在一些实施例中，掩模层902可包含硬掩模层、光刻胶、任何上述的组合或类似物。
如图10的剖视图1000所示，依据掩模层902在蚀刻停止层116与第一层间介电结构104上进行图案化工艺，以形成多个开口1002于第一层间介电结构104之中与相邻的导电线路106之间。在一些实施例中，图案化工艺可包含进行干蚀刻工艺，其中干蚀刻工艺可采用一或多种蚀刻剂如氟为主的蚀刻剂及/或氯为主的蚀刻剂。举例来说，氯为主的蚀刻剂可为或包含三氯化硼、氯气、上述的组合或类似物。此外，氟为主的蚀刻剂可为或包含四氟化碳、六氟化硫、任何上述的组合或类似物。介电盖层114设置以避免氯为主的蚀刻剂损伤导电盖层112及/或导电线路106，进而缓解及/或避免在图案化工艺时形成金属离子。这可缓解及/或避免与导电线路106相邻的介电层的时间相关的介电击穿、导电线路106与导电盖层112的分层、过蚀刻导电线路106与导电盖层112及/或形成相邻的导电线路106之间的漏电流路径，进而增加导电线路106与其他金属化层(如导电接点103)的可信度与效能。之后可进行移除工艺以移除掩模层902(未图示)。在一些实施例中，移除工艺可移除至少一部分的蚀刻停止层116，以减少蚀刻停止层116的厚度。
如图11的剖视图1100所示，形成上侧介电层118于蚀刻停止层116与第一层间介电结构104上。在一些实施例中，上侧介电层118的沉积方法为物理气相沉积、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、等离子体辅助原子层沉积或另一合适的成长或沉积工艺。在一些实施例中，上侧介电层118可为或包含碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、氮化铝、氮氧化铝、氧化铝、另一介电材料或任何上述的组合。在其他实施例中，上侧介电层118的厚度为约
如图12的剖视图1200所示，形成第二层间介电结构120于上侧介电层118上。第二层间介电结构120可为或包括氧化硅、含氢的碳氧化硅、低介电常数的介电材料、极低介电常数的介电材料、另一合适的介电材料或任何上述的组合。此外，第二层间介电结构120包括多个气隙119，其位于相邻的导电线路106之间。气隙119设置以减少第二层间介电结构120的有效介电常数。在一些实施例中，第二层间介电结构120的有效介电常数为约2至3.6或另一合适范围。通过减少相邻的导电线路106之间的介电常数，可减少相邻的导电线路106之间的电容，进而增加导电线路106与导电接点103的效能。在其他实施例中，第二层间介电结构120的孔隙率可为约0.1％至40％或另一合适数值。
在一些实施例中，将气隙119导入第二层间介电结构120中的方法可选择合适的形成工艺。形成具有气隙119的第二层间介电结构120的合适工艺，可为非顺应性的沉积工艺如等离子体辅助化学气相沉积。非顺应性的沉积工艺可产生气隙119于凹陷区域中，比如相邻的导电线路106之间的区域中(如图11的开口1002的区域中)。例示性的非顺应性沉积工艺可为等离子体辅助化学气相沉积，但可采用其他合适的沉积或成长工艺。在一些实施例中，第二层间介电结构120的孔隙率为约0.1％至40％，而第二层间介电结构120的有效介电常数可为约2至3.6。
如图13的剖视图1300所示，形成多个导电通孔122于多个导电线路106上。导电通孔122延伸穿过第二层间介电结构120以接触导电盖层112，使导电通孔122电性耦接至导电线路106。在一些实施例中，导电通孔122的形成方法可为单镶嵌工艺或双镶嵌工艺。在其他实施例中，导电通孔122各自包含导电主体108，以及横向围绕导电主体108的导电衬垫层110。
图14为本发明实施例中，形成内连线结构的方法1400，且内连线结构具有介电盖层于导电线路之上，以及气隙位于相邻的导电线路之间。虽然方法1400以一系列的步骤或事件图示及/或说明，但应理解方法1400不限于所述的顺序或步骤。因此一些实施例可由所述顺序以外的不同顺序进行步骤，及/或同时进行步骤。此外，一些实施例的所述步骤或事件可分成多个步骤或事件，其可分开进行或与其他步骤或子步骤同时进行。在一些实施例中，可省略一些所述步骤或事件，并可包含其他未说明的步骤或事件。
在步骤1402中，形成多个导电接点于基板之上与第一层间介电结构之中。图4显示的剖视图400对应步骤1402的一些实施例。
在步骤1404中，形成多个导电线路于导电接点之上与第一层间介电结构之中。图4显示的剖视图400对应步骤1404的一些实施例。
在步骤1406中，形成导电盖层于每一导电线路上。图4显示的剖视图400对应步骤1406的一些实施例。
在步骤1408中，沿着第一层间介电结构的上表面选择性地沉积自组装单层。图5a显示的剖视图500对应步骤1408的一些实施例。
在步骤1410中，选择性地沉积介电盖层于导电盖层上，其中自组装单层设置以阻挡沿着自组装单层的上表面沉积介电盖层。图6所示的剖视图600对应步骤1410的一些实施例。
在步骤1412中，沉积蚀刻停止层于介电盖层与第一层间介电结构上。图8显示的剖视图800对应步骤1412的一些实施例。
在步骤1414中，图案化蚀刻停止层与第一层间介电结构，以形成多个开口于相邻的导电线路之间。图10显示的剖视图1000对应步骤1414的一些实施例。
在步骤1416中，形成上侧介电层于第一层间介电结构与蚀刻停止层上，使上侧介电层衬垫开口。图11显示的剖视图1100对应步骤1416的一些实施例。
在步骤1418中，形成第二层间介电结构于上侧介电层上，使第二层间介电结构包括多个气隙横向位于相邻的导电线路之间。图12显示的剖视图1200对应步骤1418的一些实施例。
在步骤1420中，形成多个导电通孔于多个导电线路上。图13显示的剖视图1300对应步骤1420的一些实施例。
图15及图16显示一些实施例中，取代图5a至图7的步骤的其他步骤的剖视图1500及1600，因此图4至图13的方法可改为图4、图15及图16以及图8至13的方法(省略图5a至7的步骤)。在其他实施例中，图15及图16为选择性形成介电盖层114于导电盖层112上的剖视图1500及1600。
如图15的剖视图1500所示，沉积介电盖层114于第一层间介电结构104与导电盖层112上。之后形成掩模层1502于介电盖层114上。在一些实施例中，掩模层1502直接位于对应的导电线路106上。在其他实施例中，介电盖层114的沉积方法可为化学气相沉积、原子层沉积或另一合适的成长或沉积工艺。在一些实施例中，介电盖层114可为或包含氮化铝、氮氧化铝、氧化铝、碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅、另一合适的介电材料或任何上述的组合。在其他实施例中，介电盖层114的厚度为约
如图16的剖视图1600所示，依据掩模层(如图15的掩模层1502)在介电盖层114上进行图案化工艺。在一些实施例中，图案化工艺包括干蚀刻工艺、湿蚀刻工艺、另一合适的蚀刻工艺或任何上述的组合。此外，一些实施例进行图案化工艺，以自第一层间介电结构104的上表面104us移除介电盖层114。
图17及图18显示一些实施例中，以其他步骤取代图5a至图7的步骤的剖视图，使图4至图13的方法改为图4、图17、图18及图8至图13的方法(省略图5a至图7的步骤)。在其他实施例中，图17及图18为选择性形成介电盖层114于导电盖层112上的剖视图。
如图17的剖视图1700所示，形成掩模层1702于第一层间介电结构104上。在一些实施例中，掩模层1702可横向偏离导电盖层112，并包含侧壁以定义多个开口，且开口直接在对应的导电线路106上分开。在这些实施例中，可选择性地沉积掩模层1702于第一层间介电结构104的上表面104us上。之后可沉积介电盖层114于掩模层1702与导电盖层112上。在一些实施例中，介电盖层114的沉积方法可为化学气相沉积、物理气相沉积或另一合适的沉积或成长工艺。
如图18的剖视图1800所示，在介电盖层114上进行移除工艺，以移除高于掩模层(如图17的掩模层1702)的介电盖层114。在一些实施例中，移除工艺包括对介电盖层114及/或掩模层(如图17的掩模层1702)进行平坦化工艺如化学机械平坦化工艺。在其他实施例中，移除工艺包括在介电盖层114上进行湿蚀刻工艺、干蚀刻工艺或另一合适的蚀刻工艺。在其他实施例中，移除工艺设置以自第一层间介电结构104的上表面104us移除掩模层(如图17的掩模层1702)。
综上所述，本发明一些实施例关于导电线路位于基板上，导电盖层位于导电线路上以及介电盖层位于导电盖层上。此外，层间介电结构位于导电线路上，使一对气隙位于层间介电结构中。导电线路在一对气隙之间横向分开。
本发明多种实施例提供的半导体结构包括：第一层间介电结构，位于基板上；导电接点，直接位于基板之上与第一层间介电结构之中；导电线路，直接位于导电接点上；导电盖层，位于导电线路上，其中导电盖层沿着导电线路的上表面连续延伸；第二层间介电结构，位于导电盖层上，其中第二层间介电结构沿着导电线路的两侧；一对气隙，位于第二层间介电结构中，其中导电线路在一对气隙之间横向分开；以及介电盖层，沿着导电盖层的上表面，其中介电盖层在一对气隙之间横向分开，其中介电盖层横向偏离第一层间介电结构的上表面，其中介电盖层的下表面垂直对准第一层间介电结构的上表面。
在一些实施例中，介电盖层的厚度大于导电盖层的厚度。
在一些实施例中，半导体结构还包括：蚀刻停止层位于第一层间介电结构上，其中蚀刻停止层自第一层间介电结构的上表面沿着介电盖层的侧壁延伸至介电盖层的上表面。
在一些实施例中，气隙的高度大于导电线路的高度。
在一些实施例中，第二层间介电结构的下表面垂直地低于第一层间介电结构的上表面。
在一些实施例中，半导体结构还包括：上侧介电层，位于第一层间介电结构与第二层间介电结构之间，其中上侧介电层自介电盖层的上表面沿着导电线路的两侧侧壁连续延伸至低于导电线路的下表面的一点。
在一些实施例中，第一层间介电结构与第二层间介电结构分别包括第一介电材料，其中上侧介电层与介电盖层分别包括第二介电材料，且第一介电材料与第二介电材料不同。
在一些实施例中，第一介电材料的介电常数小于第二介电材料的介电常数。
在一些实施例中，导电接点位于直接位于基板上的第一金属化层中，且其中导电线路位于直接位于第一金属化层上的第二金属化层中。
在一些实施例中，半导体结构还包括：晶体管，位于基板上，其中晶体管包括源极/漏极区位于基板中、栅极介电层沿着基板以及栅极位于栅极介电层上；以及其中导电接点的下表面低于栅极的上表面，其中第一层间介电结构横向围绕栅极。
本发明多种实施例提供的集成芯片包括：内连线介电结构，位于基板上；多个导电接点，位于基板之上与内连线介电结构之中；多个导电线路，直接位于导电接点之上与内连线介电结构之中，其中导电线路与导电接点分别包含导电主体与横向围绕导电主体的导电衬垫层；导电盖层，沿着每一导电线路的上表面；多个气隙，位于内连线介电结构中，其中气隙在导电线路中的相邻的导电线路之间横向分开，其中气隙的上表面高于导电盖层的上表面；以及介电盖层，沿着导电盖层的上表面，使介电盖层位于每一导电线路上，其中介电盖层的厚度在朝向气隙的方向中，分别自导电线路的第一侧壁减少至导电线路的第二侧壁，其中介电盖层的侧壁对准导电盖层的侧壁，且其中介电盖层直接接触导电盖层。
在一些实施例中，内连线介电结构包括蚀刻停止层位于介电盖层上，其中蚀刻停止层的下表面对准介电盖层的上表面，且其中蚀刻停止层的厚度大于介电盖层的厚度。
在一些实施例中，蚀刻停止层与介电盖层包括相同材料。
在一些实施例中，介电盖层的侧壁对准导电线路的侧壁。
在一些实施中，集成芯片还包括：多个导电通孔，直接位于导电线路之上与内连线介电结构之中，其中导电通孔自介电盖层的上表面持续延伸至导电盖层的上表面，且其中介电盖层的宽度大于导电通孔的宽度。
本发明多种实施例提供的半导体装置的形成方法，包括：形成第一层间介电结构于基板上；形成多个导电接点于第一层间介电结构中；形成多个导电线路于第一层间介电结构之中与多个导电接点之上；沿着每一导电线路的上表面形成导电盖层；选择性沉积介电盖层于导电盖层上，使介电盖层横向偏离第一层间介电结构的上表面，其中介电盖层的厚度大于导电盖层的厚度；形成蚀刻停止层于介电盖层上，使蚀刻停止层自第一层间介电结构的上表面沿着介电盖层的侧壁延伸至介电盖层的上表面；图案化蚀刻停止层与第一层间介电结构，以定义多个开口横向地位于导电线路中的相邻导电线路之间；沿着导电线路的侧壁与蚀刻停止层的上表面形成上侧介电层，使上侧介电层衬垫开口；以及形成第二层间介电结构于导电线路上，使第二层间介电结构包括多个气隙，且气隙在导电线路中的相邻导电线路之间横向分开，其中第二层间介电结构的下表面低于第一层间介电结构的上表面，且其中第二层间介电结构的形成方式使气隙位于开口中。
在一些实施例中，方法还包括：沿着第一层间介电结构的上表面选择性沉积自组装单层，使自组装单层偏离导电盖层；以及其中介电盖层选择性地沉积于自组装单层所在处。
在一些实施例中，自组装单层设置以避免沿着第一层间介电结构沉积介电盖层。
在一些实施例中，图案化工艺移除介电盖层的至少一部分，使介电盖层的厚度在朝气隙的方向中分别自导电线路的第一侧壁减少至导电线路的第二侧壁。
在一些实施例中，图案化步骤包括将蚀刻停止层与第一层间介电结构暴露至一或多种氯为主的蚀刻剂。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。
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