三维存储器及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3d)闪存存储器结构应运而生，例如3dnor(3d或非)闪存和3dnand(3d与非)闪存。

其中，3dnand存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

对于堆叠层数为128层甚至更高层的3dnand存储器，sws(sidewallseg，侧壁外延层)结构是优先被采用的结构，因为sws结构可以避免3dnand由于层数增加带来的沟道功能层刻蚀挑战。但是，当前在进行sws结构的形成过程中，通常会对3dnand存储器外围区域的衬底造成损伤，从而严重影响3dnand存储器的电性能。

因此，如何避免sws结构形成过程中对衬底的损伤，从而改善3dnand存储器的电性能，是当前亟待解决的技术问题。

技术实现要素：

本发明提供一种三维存储器及其形成方法，用于解决现有技术在形成sws的过程中易对衬底造成损伤的问题，以改善3dnand存储器的电性能。

为了解决上述问题，本发明提供了一种三维存储器的形成方法，包括如下步骤：

提供一衬底，所述衬底包括堆叠区域和位于所述堆叠区域外部的外围区域；

形成第一沟槽于衬底中，所述第一沟槽至少位于所述外围区域；

形成填充层于所述第一沟槽内；

于所述堆叠区域的所述衬底表面形成牺牲层以及位于所述牺牲层表面的堆叠层，所述堆叠层内具有沟道孔以及填充于所述沟道孔内壁的电荷存储层、以及覆盖于所述电荷存储层表面的沟道层；

形成沿垂直于所述衬底的方向贯穿所述堆叠层的第二沟槽，所述第二沟槽延伸至所述填充层内。

可选的，形成第一沟槽于衬底中的具体步骤包括：

刻蚀所述衬底，形成自所述外围区域延伸至所述堆叠区域的所述第一沟槽。

可选的，形成填充层于所述第一沟槽内的具体步骤包括：

沉积绝缘材料于所述第一沟槽内，形成所述填充层。

可选的，形成所述填充层之后，还包括如下步骤：

平坦化所述填充层，使得所述填充层的顶面与所述衬底的顶面平齐。

可选的，于所述堆叠区域的所述衬底表面形成牺牲层以及位于所述牺牲层表面的堆叠层的具体步骤包括：

于所述堆叠区域的所述衬底表面形成所述牺牲层；

于所述牺牲层表面形成堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外部的台阶区域，所述第一沟槽延伸至与所述台阶区域对应的所述衬底内部。

可选的，所述第二沟槽为栅线隔槽。

可选的，所述堆叠层内具有沟道孔、填充于所述沟道孔内壁的电荷存储层、以及覆盖于所述电荷存储层表面的沟道层；形成沿垂直于所述衬底的方向贯穿所述堆叠层的第二沟槽之后，还包括如下步骤：

沿所述第二沟槽去除所述牺牲层和部分的所述电荷存储层，暴露所述沟道层；

形成至少覆盖所述沟道层侧面的外延层。

可选的，所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和伪栅极层；形成至少覆盖所述沟道层侧面的外延层之后，还包括如下步骤：

沿所述第二沟槽去除所述伪栅极层，在相邻两层所述层间绝缘层之间形成空隙区域；

填充导电材料于所述空隙区域，形成栅极层。

可选的，形成栅极层之后，还包括如下步骤：

形成覆盖于所述第二沟槽的侧壁的间隔层；

去除所述第二沟槽底部的填充层和部分衬底；

填充导电材料于所述第二沟槽内，形成与所述衬底接触的阵列共源极。

为了解决上述问题，本发明还提供了一种三维存储器，包括：

衬底，所述衬底包括堆叠区域和位于所述堆叠区域外部的外围区域，所述堆叠区域的所述衬底表面具有堆叠结构；

第一沟槽，至少位于所述外围区域的所述衬底中；

填充层，填充于所述第一沟槽内；

第二沟槽，沿垂直于所述衬底的方向贯穿所述堆叠结构并延伸至所述填充层内；

间隔层，覆盖于所述第二沟槽的侧壁表面。

可选的，所述第二沟槽为栅线隔槽；所述三维存储器还包括：

填充于所述第二沟槽内并贯穿所述填充层的阵列共源极。

可选的，还包括：

间隔层，覆盖于所述第二沟槽的侧壁表面。

可选的，所述填充层的顶面与所述衬底的顶面平齐。

可选的，所述第一沟槽自所述外围区域延伸至所述堆叠区域。

可选的，所述堆叠结构包括核心区域以及位于所述核心区域外部的台阶区域，所述第一沟槽延伸至与所述台阶区域对应的所述衬底内部。

可选的，还包括：

沟道孔，所述沟道孔沿垂直于所述衬底的方向贯穿所述堆叠结构并延伸至所述衬底内部；

电荷存储层，覆盖于所述沟道孔的内壁表面；

沟道层，填充于所述沟道孔内并覆盖于所述电荷存储层表面，所述电荷存储层的侧壁具有暴露所述沟道层的缺口；

外延层，填充于所述缺口内并覆盖所述衬底表面。

本发明提供的三维存储器及其形成方法，通过在刻蚀堆叠层之前，至少于外围区域的衬底内部形成第一沟槽，且在第一沟槽内形成填充层，从而在后续刻蚀堆叠层的过程中，避免因外围区域的刻蚀速率过快而导致的衬底损伤，确保了衬底结构的完整性，防止了衬底内部的导电结构被损坏，从而改善了三维存储器的电性能。另外，本发明提供的三维存储器及其形成方法，工艺简单，工艺过程易于控制，从而有助于三维存储器产率的提高。

附图说明

附图1是本发明具体实施方式中三维存储器的形成方法流程图；

附图2a-2j是本发明具体实施方式中三维存储器在形成过程中的主要工艺截面示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。

采用sws结构可以避免3dnand存储器等三维存储器由于堆叠层数的增加带来的电荷存储层刻蚀挑战。在衬底表面通常具有堆叠区域和位于堆叠区域外部的外围区域，所述堆叠区域具有堆叠层，所述堆叠层的台阶区域和所述外围区域均覆盖有介质层，以实现所述台阶区域和所述外围区域的平坦化。在形成sws的过程中，通常需要通过刻蚀形成贯穿堆叠层的沟槽。然而，在刻蚀过程中，位于堆叠层外部的外围区域的介质层刻蚀速率比所述堆叠层的刻蚀速率更快，从而导致在堆叠区域形成贯穿堆叠层的沟槽的同时，外围区域的刻蚀会延伸至衬底内部，从而导致对衬底的损伤。然而，外围区域的衬底内部具有多种导电结构，衬底的损伤，会破坏衬底内部的导电结构，严重甚至导致衬底内部的p阱被隔断，从而影响三维存储器中p阱的电擦除性能。

为了避免在刻蚀堆叠层的过程中，对外围区域的衬底造成损伤，从而改善三维存储器的电性能，本具体实施方式提供了一种三维存储器及其形成方法，附图1是本发明具体实施方式中三维存储器的形成方法流程图，附图2a-2i是本发明具体实施方式中三维存储器在形成过程中的主要工艺截面示意图。本具体实施方式中所述的三维存储器可以是但不限于3dnand存储器。如图1、图2a-图2j所示，本具体实施方式提供的三维存储器的形成方法，包括如下步骤：

步骤s11，提供一衬底20，所述衬底20包括堆叠区域和位于所述堆叠区域外部的外围区域pa。

步骤s12，形成第一沟槽31于衬底20中，所述第一沟槽31至少位于所述外围区域pa，参见图2i。

可选的，形成第一沟槽31于衬底20中的具体步骤包括：

刻蚀所述衬底20，形成自所述外围区域pa延伸至所述堆叠区域的所述第一沟槽31。

具体来说，所述衬底20的材料可以是但不限于硅，所述衬底20用于支撑在其上的器件结构。本具体实施方式在所述衬底20表面形成其他器件结构之前，先采用湿法刻蚀工艺、干法刻蚀工艺或者等离子体刻蚀工艺自所述衬底20表面(即衬底20的顶面)向所述衬底20内部刻蚀，形成所述第一沟槽31。其中，所述第一沟槽31的深度，本领域技术人员可以根据实际需要进行设置，例如根据后续所要形成的第二沟槽的深度、后续刻蚀所述堆叠区域的过程中所使用的刻蚀剂种类等，本具体实施方式对此不作限定。在形成所述第一沟槽31的过程中，可以根据后续所要形成的第二沟槽的位置，利用对准掩膜(zeromask)直接刻蚀形成，而无需额外的对准结构。

步骤s13，形成填充层21于所述第一沟槽31内，如图2a所示，图2a是图2i中a-a’方向的截面示意图，即图2a是外围区域pa的截面示意图。

可选的，形成填充层21于所述第一沟槽31内的具体步骤包括：

沉积绝缘材料于所述第一沟槽31内，形成所述填充层21。

可选的，形成所述填充层21之后，还包括如下步骤：

平坦化所述填充层21，使得所述填充层21的顶面与所述衬底20的顶面平齐。

具体来说，在形成所述第一沟槽31之后，可以采用化学气相沉积工艺、物理气相沉积工艺或者等离子体沉积工艺沉积绝缘材料于所述第一沟槽31内，形成填充满所述第一沟槽31的所述填充层21。为了不影响后续在所述衬底20表面进行器件结构的形成工艺，在沉积所述填充层21之后，还可以采用化学机械研磨工艺对所述填充层21进行平坦化处理，使得所述填充层21的顶面与所述衬底20的顶面平齐。所述填充层21的材料可以为但不限于氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、氮氧化物(例如氮氧化硅)材料中的一种或者两种以上的组合。

步骤s14，于所述堆叠区域的所述衬底20表面形成牺牲层26以及位于所述牺牲层26表面的堆叠层24，所述堆叠层24内具有沟道孔以及填充于所述沟道孔内壁的电荷存储层、以及覆盖于所述电荷存储层表面的沟道层，参见图2d，图2d是图2i中所述核心区域ca的截面示意图。

可选的，于所述堆叠区域的所述衬底20表面形成牺牲层26以及位于所述牺牲层26表面的堆叠层的具体步骤包括：

于所述堆叠区域的所述衬底20表面形成所述牺牲层26；

于所述牺牲层26表面形成堆叠层24，所述堆叠层24包括核心区域ca以及位于所述核心区域ca外部的台阶区域ss，所述第一沟槽31延伸至与所述台阶区域ss对应的所述衬底20内部。

具体来说，在形成所述填充层21之后，先于所述衬底20表面的所述堆叠区域形成牺牲层26以及位于所述牺牲层26表面的堆叠层24，所述堆叠层24包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层241和伪栅极层242。所述层间绝缘层241的材料可以是但不限于氧化物材料(例如氧化硅)，所述伪栅极层242的材料可以是但不限于氮氧化物材料(例如氮氧化硅)。所述堆叠层24包括核心区域ca和位于所述核心区域ca外部的台阶区域ss。在形成所述台阶区域ss之后，沉积介质材料于所述台阶区域ss和所述外围区域pa，形成覆盖所述台阶区域ss和所述外围区域pa的介质层22，并对所述介质层22进行平坦化处理，形成的结构如图2b所示，图2b是图2i中a-a’方向的截面示意图。

之后，对所述核心区域ca的所述堆叠层24、所述牺牲层26和部分所述衬底20进行刻蚀，形成沿垂直于所述衬底20的方向贯穿所述堆叠层24、所述牺牲层26并延伸至所述衬底20内部的沟道孔。同时，还可以在所述台阶区域ss形成伪沟道孔。所述电荷存储层包括覆盖于所述沟道孔内壁的阻挡层251、覆盖于所述阻挡层251表面的电荷俘获层252和覆盖于所述电荷俘获层252表面的隧穿层253，所述沟道层254覆盖于所述隧穿层253表面。所述阻挡层251的材料可以为氧化硅和/或氮氧化硅材料，所述电荷捕获层252的材料可以为氮化硅和/或氮氧化硅的单层或多层材料，所述隧穿层253的材料可以为氧化硅和/或氮氧化硅材料，所述沟道层254的材料可以为本征多晶硅材料。所述电荷存储层与所述沟道层254共同构成存储功能层。另外，在所述沟道层表面还可以覆盖绝缘层(例如氧化硅材料)，与所述存储功能层共同构成opono结构。所述绝缘层内还可以形成有空气隙(airgap)。

如图2i所示，所述第一沟槽31可以自所述外围区域pa的所述衬底20内部，延伸至与所述堆叠层24的所述台阶区域ss对应的所述衬底20内部，甚至还可以经所述台阶区域ss对应的所述衬底20内部延伸至与所述核心区域ca对应的所述衬底20内部，以进一步避免在刻蚀堆叠层的过程中对与所述台阶区域ss对应的所述衬底20造成损伤。所述第一沟槽31延伸的长度本领域技术人员可以根据实际需要进行选择，在本具体实施方式中，为了进一步避免与所述台阶区域ss对应的所述衬底20被损伤，所述第一沟槽31自所述外围区域pa的所述衬底20内部，延伸至与所述台阶区域ss对应的所述衬底20内部。

步骤s15，形成沿垂直于所述衬底20的方向贯穿所述堆叠层24的第二沟槽23，所述第二沟槽23延伸至所述填充层21内，如图2c、图2d所示，图2c是图2i中a-a’方向的截面示意图。

可选的，所述第二沟槽23为栅线隔槽。在其他具体实施方式中，所述第二沟槽23也可以为贯穿所述堆叠层24的其他结构。

所述第一沟槽31的深度应使得在形成的所述第二沟槽23未贯穿所述填充层21，且所述第一沟槽31的宽度大于所述第二沟槽23。以所述第二沟槽23为栅线隔槽为例，可以采用湿法刻蚀工艺刻蚀对所述核心区域ca的所述堆叠层24、所述台阶区域ss的所述堆叠层24和所述介质层22、以及所述外围区域pa的所述介质层22同步进行刻蚀，形成沿垂直于所述衬底20的方向贯穿所述堆叠层24的所述第二沟槽23。由于所述介质层22的刻蚀速率大于所述堆叠层24的刻蚀速率，在刻蚀所述外围区域pa的过程中，所述第二沟槽23会延伸至所述外围区域pa的所述衬底20内部，但是，由于在所述衬底20内部预先形成了所述第一沟槽31以及填充于所述第一沟槽31内部的填充层21，因此，能够有效避免损伤所述衬底20，保护了所述衬底20内部的导电结构。

可选的，所述堆叠层24内具有沟道孔、填充于所述沟道孔内壁的电荷存储层、以及覆盖于所述电荷存储层表面的沟道层254；形成沿垂直于所述衬底20的方向贯穿所述堆叠层24的第二沟槽23之后，还包括如下步骤：

沿所述第二沟槽23去除所述牺牲层26和部分的所述电荷存储层，暴露所述沟道层254；

形成至少覆盖所述沟道层254侧面的外延层27，如图2e所示，图2e是图2i中所述核心区域ca的截面示意图。

可选的，所述堆叠层24包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层241和伪栅极层242；形成至少覆盖所述沟道层254侧面的外延层27之后，还包括如下步骤：

沿所述第二沟槽23去除所述伪栅极层242，在相邻两层所述层间绝缘层241之间形成空隙区域243，如图2f所示，图2f是图2i中所述核心区域ca的截面示意图；

填充导电材料于所述空隙区域243，形成栅极层。

具体来说，在形成贯穿所述堆叠层24的所述第二沟槽23、且暴露所述牺牲层26之后，采用湿法刻蚀工艺沿所述第二沟槽23去除所述牺牲层26和部分的所述存储电荷层，暴露所述沟道层254和所述核心区域ca的所述衬底20表面。之后，生长硅等材料于所述沟道孔侧壁和所述衬底20表面，形成与所述沟道层254和所述衬底20接触的所述外延层27。接着，采用湿法刻蚀工艺继续沿所述第二沟槽23去除所述堆叠层24中的所述伪栅极层242，在相邻两层所述层间绝缘层241之间形成空隙区域243，并填充钨等导电材料于所述空隙区域243，形成所述栅极层。

可选的，形成栅极层之后，还包括如下步骤：

形成覆盖于所述第二沟槽23的侧壁的间隔层28；

去除所述第二沟槽23底部的填充层21和部分衬底20；

填充导电材料于所述第二沟槽23内，形成与所述衬底20接触的阵列共源极30，如图2h所示，图2h是图2i中a-a’方向的截面示意图。

具体来说，在形成所述栅极层之后，沉积绝缘材料于所述第二沟槽23的内壁表面，形成覆盖于残留的所述填充层21表面的间隔层28，如图2g所示，图2g是图2i中a-a’方向的截面示意图。之后，采用刻蚀工艺去除所述第二沟槽23底部的所述间隔层28和所述第一沟槽31底部的残留的所述填充层21和部分所述衬底20。然后，沿所述第二沟槽31形成粘附层29于所述间隔层28表面、暴露的所述填充层21表面和暴露的所述衬底20表面。接着，填充多晶硅等材料于所述第二沟槽23内，形成与所述衬底20接触的阵列共源极30。具体来说，所述阵列共源极30与所述衬底内部的源极区电连接(图中未示出)。其中，所述间隔层28的材料可以是但不限于氧化物材料(例如氧化硅)；所述粘附层29的材料可以是但不限于氮化钛。

以上在形成所述阵列共源极30的过程中，去除了所述第二沟槽31底部的所述填充层21和部分所述衬底20，使得最终形成的所述粘附层29和所述阵列共源极30沿z轴方向延伸出所述第一沟槽31，如图2h所示。本领域技术人员还可以根据实际需要，去除且仅去除所述第二沟槽31底部的所述填充层21，暴露所述衬底20的表面，使得最终形成的所述粘附层29和所述阵列共源极30未延伸出所述第一沟槽31，即形成所述阵列共源极30之后残留的所述填充层21的底面与所述粘附层29的底面平齐，如图2j所示。

不仅如此，本具体实施方式还提供了一种三维存储器。本具体实施方式提供的三维存储器可以采用如图1、图2a-图2i所示的方法形成。参见图1、图2a-图2i，本具体实施方式提供的三维存储器包括：

衬底20，所述衬底20包括堆叠区域和位于所述堆叠区域外部的外围区域pa，所述堆叠区域的所述衬底20表面具有堆叠结构；

第一沟槽30，至少位于所述外围区域pa的所述衬底20中；

填充层21，填充于所述第一沟槽30内；

第二沟槽23，沿垂直于所述衬底20的方向贯穿所述堆叠结构并延伸至所述填充层21。

可选的，所述第二沟槽23为栅线隔槽；所述三维存储器还包括：

填充于所述第二沟槽23内并贯穿所述填充层21的阵列共源极30。

可选的，所述三维存储器还包括：

间隔层28，覆盖于所述第二沟槽23的侧壁表面。

可选的，所述填充层21的顶面与所述衬底20的顶面平齐。

可选的，所述第一沟槽30自所述外围区域pa延伸至所述堆叠区域。

可选的，所述堆叠结构包括核心区域ca以及位于所述核心区域ca外部的台阶区域ss，所述第一沟槽30延伸至与所述台阶区域ss对应的所述衬底20内部。

可选的，所述三维存储器还包括：

沟道孔，所述沟道孔沿垂直于所述衬底20的方向贯穿所述堆叠结构并延伸至所述衬底20内部；

电荷存储层，覆盖于所述沟道孔的内壁表面；

沟道层254，填充于所述沟道孔内并覆盖于所述电荷存储层表面，所述电荷存储层的侧壁具有暴露所述沟道层254的缺口；

外延层27，填充于所述缺口内并覆盖所述衬底20表面。

本具体实施方式提供的三维存储器及其形成方法，通过在刻蚀堆叠层之前，至少于外围区域的衬底内部形成第一沟槽，且在第一沟槽内形成填充层，从而在后续刻蚀堆叠层的过程中，避免因外围区域的刻蚀速率过快而导致的衬底损伤，确保了衬底结构的完整性，防止了衬底内部的导电结构被损坏，从而改善了三维存储器的电性能。另外，本发明提供的三维存储器及其形成方法，工艺简单，工艺过程易于控制，从而有助于三维存储器产率的提高。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。