三维半导体器件的制作方法

三维半导体器件
[0001]
相关申请的交叉引用
[0002]
本申请要求于2019年7月19日向韩国知识产权局提交的韩国专利申请no.10-2019-0087351的优先权，其公开内容通过引用整体并入本文。
技术领域
[0003]
本发明构思的示例性实施例涉及一种半导体器件，更具体地，涉及一种包括单片集成三维电路的三维半导体器件。


背景技术：

[0004]
半导体器件的更高集成度允许满足消费者对改进性能和廉价价格的需求，因为在半导体器件中，更高的集成度是确定产品性能和价格的重要因素。
[0005]
在二维半导体器件或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积决定，因此集成度受精细图案形成技术水平的极大影响。然而，由于需要非常昂贵的设备来减小图案的特征尺寸，因此尽管二维半导体器件的集成密度在增加，但是仍然存在改进的空间。
[0006]
为了克服这种限制，最近已经提出了包括单片集成三维电路的三维半导体器件。


技术实现要素：

[0007]
本发明构思的示例性实施例提供了一种具有优异特性的三维半导体器件。
[0008]
本发明构思的示例性实施例提供了一种可以容易地制造的三维半导体器件。
[0009]
根据本发明构思的示例性实施例，一种三维半导体器件包括：下衬底；设置在下衬底上的多个下晶体管；设置在下晶体管上的上衬底；设置在下晶体管与上衬底之间的多个下导电线路；以及设置在上衬底上的多个上晶体管。至少一个下晶体管连接到相应的下导电线路。每一个上晶体管包括：设置在上衬底上的上栅电极；在上栅电极的第一侧设置在上衬底中的第一上源/漏极图案；以及在上栅电极的相对的第二侧设置在上衬底中的第二上源/漏极图案。上栅电极包括硅锗(sige)。
[0010]
根据本发明构思的示例性实施例，一种三维半导体器件包括：下衬底；设置在下衬底上的多个下晶体管；设置在下晶体管上的上衬底；以及设置在上衬底上的多个上晶体管。每一个上晶体管包括：设置在上衬底上的上栅电极；在上栅电极的第一侧设置在上衬底中的第一上源/漏极图案；以及在上栅电极的相对的第二侧设置在上衬底中的第二上源/漏极图案。上栅电极包括掺杂有掺杂剂的硅锗(sige)层。上栅电极中掺杂剂的浓度小于上栅电极中锗(ge)的浓度。
附图说明
[0011]
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更清晰，在附图中：
[0012]
图1是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
[0013]
图2至图4是示出根据本发明构思的示例性实施例的制造三维半导体器件的方法的横截面图。
[0014]
图5是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
[0015]
图6是示出根据本发明构思的示例性实施例的制造三维半导体器件的方法的横截面图。
[0016]
图7是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
[0017]
图8是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
[0018]
图9至图13是示出根据本发明构思的示例性实施例的可以设置在图8的上衬底上的存储单元阵列的一些示例的电路图。
[0019]
图14是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
具体实施方式
[0020]
以下将参考附图更全面地描述本发明构思的示例性实施例。贯穿附图，相同附图标记可以表示相同元件。
[0021]
在此可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等，以便于描述在附图中示出的一个元件或特征相对于另外(一个或多个)元件或特征的关系。应理解，空间相对术语除了包括附图中示出的取向之外，还意在包含器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“之下”或者“下方”或者“下面”的元件将取向为在这些其它元件或者特征“之上”。因此，示例性术语“之下”和“下面”可以涵盖“之上”和“之下”两种取向。
[0022]
应当理解，当一个组件如膜、区域、层或元件被称为在另一组件“上”、“连接到”、“耦接到”或“邻近”另一组件时，该组件可以直接在该另一组件上，直接连接到该另一组件，直接耦接到该另一组件，或与该另一组件直接相邻，或者可以存在中间组件。还应理解，当一个组件被称为在“介于”两个组件“之间”时，该组件可以是介于这两个组件之间的唯一组件，或者也可以存在一个或多个中间组件。还应当理解，当一个组件被称为“覆盖”另一组件时，该组件可以是覆盖该另一组件的唯一组件，或者一个或多个中间组件也可以覆盖该另一组件。用于描述元件之间关系的其他词语应以类似的方式解释。
[0023]
应当理解，术语“第一”、“第二”、“第三”等在本文中用于将元件彼此区分，并且元件不受这些术语限制。因此，一个示例性实施例中的“第一”元件在另一示例性实施例中可以被描述为“第二”元件。
[0024]
本文中所使用的单数形式“一”、“一个”和“该”旨在还包括复数形式，除非上下文明确地给出相反的指示。
[0025]
在本文中，当一个值被描述为约等于另一值或基本相同于或等于另一值时，应理解，这些值在测量误差内彼此相等，或者如果可测量地不相等，则值足够接近从而如本领域普通技术人员所理解的那样在功能上彼此相等。例如，本文所用的术语“约”包括所表述的值，并且表示处于本领域普通技术人员在考虑所涉及的测量以及与特定数量的测量相关联的误差(即，测量系统的局限性)的情况下所确定的对于该特定值的可接受偏差范围内。例如，“约”可以表示在本领域普通技术人员所理解的一个或多个标准偏差内。此外，应理解，
虽然本文可能根据示例实施例将参数描述为具有“约”特定值，但是该参数可以精确地是该特定值，或者如本领域普通技术人员所理解的那样在测量误差内大致是该特定值。
[0026]
图1是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。
[0027]
参照图1，三维半导体器件10可以包括下电路层20和堆叠在下电路层20上的上电路层30。
[0028]
下电路层20可以包括下衬底100和设置在下衬底100上的下晶体管tr1。下衬底100可以是半导体衬底(例如，掺杂有p型或n型掺杂剂的硅晶片)。下晶体管tr1可以设置在下衬底100的顶表面100u上，并且可以构成一个或多个电子电路。例如，下晶体管tr1可以构成存储器电路(例如，dram电路、sram电路或闪存电路)或逻辑电路。逻辑电路可以被配置为用作具有布尔逻辑功能的电路(例如，反相器、“与”门、“或”门、“与非”门或“或非”门)或具有存储功能的电路(例如，触发器)。
[0029]
每个下晶体管tr1可以包括设置在下衬底100上的下栅电极ge1、设置在下衬底100与下栅电极ge1之间的下栅极绝缘图案g11、设置在下栅电极ge1的侧表面上的下栅极间隔物gsp1以及设置在下栅电极ge1两侧的下源/漏极图案sd1。例如，第一下栅极间隔物gsp1可以设置在下栅电极ge1的第一侧表面上，并且第二下栅极间隔物gsp1可以设置在下栅电极ge1的相对的第二侧表面上。例如，第一下源/漏极图案sd1可以在下栅电极ge1的第一侧设置在下衬底100中，并且第二下源/漏极图案sd1可以在下栅电极ge1的相对的第二侧设置在下衬底100中。下源/漏极图案sd1可以设置在下衬底100中，并且可以在与下衬底100的顶表面100u平行延伸的水平方向hd上彼此间隔开。例如，下源/漏极图案sd1可以嵌入在下衬底100内。
[0030]
下栅电极ge1可以由掺杂半导体、导电金属氮化物或金属中的至少一种形成，或包括掺杂半导体、导电金属氮化物或金属中的至少一种。例如，下栅电极ge1可以包括多晶硅(si)、多晶硅锗(sige)或多晶锗(ge)中的至少一种，并且在示例性实施例中，还可以包括掺杂剂。掺杂剂可以包括例如硼(b)、砷(as)、磷(p)、锑(sb)、铝(al)或镓(ga)中的至少一种。下栅极绝缘图案gi1可以由例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。在此，高k介电材料可以包括介电常数高于氧化硅的材料(例如，氧化铪(hfo)、氧化铝(alo)或氧化钽(tao))。下栅极间隔物gsp1可以由例如氧化硅、氮化硅或氮氧化硅中的至少一种形成，或包括例如氧化硅、氮化硅或氮氧化硅中的至少一种。
[0031]
在示例性实施例中，下源/漏极图案sd1可以是通过将p型或n型掺杂剂注入到下衬底100中而形成的杂质区域。因此，下源/漏极图案sd1可以嵌入在下衬底100内。在示例性实施例中，下源/漏极图案sd1可以是使用下衬底100作为种子层形成的外延图案。在这种情况下，下源/漏极图案sd1可以由例如硅锗(sige)、硅(si)或碳化硅(sic)中的至少一种形成，或包括例如硅锗(sige)、硅(si)或碳化硅(sic)中的至少一种，并且还可以包括p型或n型掺杂剂。下源/漏极图案sd1可以具有与下衬底100不同的导电类型。
[0032]
下电路层20可以包括覆盖下晶体管tr1的第一下层间绝缘层110。第一下层间绝缘层110可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。
[0033]
下电路层20可以包括设置在第一下层间绝缘层110中的下源/漏极接触部120和下
栅极接触部122。每个下晶体管tr1的下源/漏极图案sd1可以分别连接到相应的下源/漏极接触部120，并且每个下晶体管tr1的下栅电极ge1可以连接到相应的下栅极接触部122。下源/漏极接触部120和下栅极接触部122可以由例如金属氮化物(例如，tin、wn和tan)和/或金属(例如，ti、w和ta)形成，或包括例如金属氮化物(例如，tin、wn和tan)和/或金属(例如，ti、w和ta)。
[0034]
下电路层20可以包括设置在第一下层间绝缘层110上的第一下导电线路130、第二下导电线路140和下导电接触部135。第二下导电线路140可以在与下衬底100的顶表面100u垂直延伸的竖直方向vd上与第一下导电线路130间隔开。例如，竖直方向vd可以与水平方向hd交叉。第二下导电线路140可以位于比第一下导电线路130高的层级。在本说明书中，术语“层级”表示从下衬底100的顶表面10ou测量的高度。下导电接触部135可以设置在第一下导电线路130与第二下导电线路140之间。每个下导电接触部135可以将相应的第一下导电线路130连接到相应的第二下导电线路140。下源/漏极接触部120和下栅极接触部122均可以连接到相应的第一下导电线路130。因此，下晶体管tr1可以连接到第一下导电线路130和第二下导电线路140中的相应导电线路。第一下导电线路130、第二下导电线路140和下导电接触部135可以由例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)、钴(co)等)和/或导电金属氮化物或金属碳化物(例如，氮化钛(tin)、氮化钽(tan)、碳化钽(tac)、碳氮化钨(wcn)等)中的至少一种形成，或者包括例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)、钴(co)等)和/或导电金属氮化物或金属碳化物(例如，氮化钛(tin)、氮化钽(tan)、碳化钽(tac)、碳氮化钨(wcn)等)中的至少一种。
[0035]
下电路层20可以包括设置在第一下层间绝缘层110上的第二下层间绝缘层150。第二下层间绝缘层150可以覆盖第一下导电线路130、第二下导电线路140和下导电接触部135。第二下层间绝缘层150可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。
[0036]
上电路层30可以在竖直方向vd上堆叠在下电路层20上。上电路层30可以包括上衬底200和设置在上衬底200上的上晶体管tr2。上衬底200可以设置在下电路层20的第二下层间绝缘层150上。下衬底100和上衬底200均可以在竖直方向vd上具有一定厚度。上衬底200的厚度200t可以小于下衬底100的厚度100t。上衬底200可以是半导体衬底(例如，掺杂有p型或n型掺杂剂的硅晶片)。上晶体管tr2可以设置在上衬底200的顶表面200u上，并且可以构成一个或多个电子电路。上晶体管tr2可以构成存储器电路(例如，dram电路、sram电路或闪存电路)或逻辑电路。逻辑电路可以被配置为用作具有布尔逻辑功能的电路(例如，反相器、“与”门、“或”门、“与非”门或“或非”门)或具有存储功能的电路(例如，触发器)。
[0037]
每个上晶体管tr2可以包括设置在上衬底200上的上栅电极ge2、设置在上衬底200与上栅电极ge2之间的上栅极绝缘图案gi2、设置在上栅电极ge2的侧表面上的上栅极间隔物gsp2以及设置在上栅电极ge2两侧的上源/漏极图案sd2。例如，第一上栅极间隔物gsp2可以设置在上栅电极ge2的第一侧表面上，并且第二上栅极间隔物gsp2可以设置在上栅电极ge2的相对的第二侧表面上。例如，第一上源/漏极图案sd2可以在上栅电极ge2的第一侧设置在上衬底200中，并且第二上源/漏极图案sd2可以在上栅电极ge2的相对的第二侧设置在上衬底200中。上源/漏极图案sd2可以设置在上衬底200中，并且可以在水平方向hd上彼此间隔开。例如，上源/漏极图案sd2可以嵌入上衬底200内。
[0038]
上衬底200可以包括沟道区ch，沟道区ch在竖直方向上设置在上栅电极ge2的下方，并且在水平方向上介于上源/漏极图案sd2之间。沟道区ch可以由例如硅形成，或包括例如硅。沟道区ch可以用作每个上晶体管tr2的沟道区。
[0039]
上栅电极ge2可以由例如多晶硅锗(sige)形成，或包括例如多晶硅锗(sige)。在示例性实施例中，上栅电极ge2中锗(ge)的浓度可以大于或等于约10at％(原子百分比)并且可以小于约100at％。在上栅电极ge2中锗(ge)的浓度小于约10at％的情况下，在沉积用于形成上栅电极ge2的上栅电极层的工艺中，可能难以以期望的工艺温度来使上栅电极层结晶。上栅电极ge2还可以包括掺杂剂。掺杂剂可以包括例如硼(b)、砷(as)、磷(p)、锑(sb)、铝(al)或镓(ga)中的至少一种。上栅电极ge2中掺杂剂的浓度可以小于上栅电极ge2中锗(ge)的浓度。作为示例，掺杂剂可以是硼(b)，并且上栅电极ge2中硼的浓度可以小于或等于约10at％。在示例性实施例中，上栅电极ge2中硼的浓度可以大于或等于约1
×
10
20
/cm
3
，并且可以小于或等于约1
×
10
22
/cm
3
。在上栅电极ge2中硼的浓度大于约10at％的情况下，在沉积用于形成上栅电极ge2的上栅电极层的工艺中，可能难以以期望的工艺温度来使上栅电极层结晶。上栅电极ge2还可以包括例如导电金属氮化物和/或金属中的至少一种。
[0040]
上栅极绝缘图案gi2可以由例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。在此，高k介电材料可以包括介电常数高于氧化硅的材料(例如，氧化铪(hfo)、氧化铝(alo)或氧化钽(ta0))。上栅极间隔物gsp2可以由例如氧化硅、氮化硅或氮氧化硅中的至少一种形成，或包括例如氧化硅、氮化硅或氮氧化硅中的至少一种。
[0041]
在示例性实施例中，上源/漏极图案sd2可以是通过将p型或n型掺杂剂注入到上衬底200中而形成的杂质区域。因此，上源/漏极图案sd2可以嵌入上衬底200内。在示例性实施例中，上源/漏极图案sd2可以是使用上衬底200作为种子层形成的外延图案。在这种情况下，上源/漏极图案sd2可以由例如硅锗(sige)、硅(si)或碳化硅(sic)中的至少一种形成，或包括例如硅锗(sige)、硅(si)或碳化硅(sic)中的至少一种，并且还可以包括p型或n型掺杂剂。上源/漏极图案sd2可以具有与上衬底200不同的导电类型。
[0042]
上电路层30可以包括覆盖上晶体管tr2的第一上层间绝缘层210。第一上层间绝缘层210可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。
[0043]
上电路层30可以包括设置在第一上层间绝缘层210中的上源/漏极接触部220和上栅极接触部222。每个上晶体管tr2的上源/漏极图案sd2可以分别连接到相应的上源/漏极接触部220，并且每个上晶体管tr2的上栅电极ge2可以连接到相应的上栅极接触部222。上源/漏极接触部220和上栅极接触部222可以由金属氮化物(例如，tin、wn和tan)和/或金属(例如，ti、w和ta)形成，或包括金属氮化物(例如，tin、wn和tan)和/或金属(例如，ti、w和ta)。
[0044]
上电路层30可以包括设置在第一上层间绝缘层210上的第一上导电线路230、第二上导电线路240和上导电接触部235。第二上导电线路240可以在竖直方向vd上与第一上导电线路230间隔开。第二上导电线路240可以位于比第一上导电线路230高的层级。上导电接触部235可以设置在第一上导电线路230与第二上导电线路240之间。每个上导电接触部235可以将相应的第一上导电线路230连接到相应的第二上导电线路240。上源/漏极接触部220
和上栅极接触部222均可以连接到相应的第一上导电线路230。因此，上晶体管tr2可以连接到第一上导电线路230和第二上导电线路240中的相应导电线路。第一上导电线路230、第二上导电线路240和上导电接触部235可以由例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)、钴(co)等)和/或导电金属氮化物或金属碳化物(例如，氮化钛(tin)、氮化钽(tan)、碳化钽(tac)、碳氮化钨(wcn)等)中的至少一种形成，或包括例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)、钴(co)等)和/或导电金属氮化物或金属碳化物(例如，氮化钛(tin)、氮化钽(tan)、碳化钽(tac)、碳氮化钨(wcn)等)中的至少一种。
[0045]
上电路层30可以包括设置在第一上层间绝缘层210上的第二上层间绝缘层250。第二上层间绝缘层250可以覆盖第一上导电线路230、第二上导电线路240和上导电接触部235。第二上层间绝缘层250可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。
[0046]
三维半导体器件10可以包括将下电路层20电连接到上电路层30的上穿透过孔300。上穿透过孔300在本文中也可以被称为上穿透电极。作为示例，上穿透过孔300可以穿透上衬底200并且可以与上衬底200电断开。下电路层20的第一下导电线路130和第二下导电线路140中至少之一可以通过上穿透过孔300连接到上电路层30的第一上导电线路230和第二上导电线路240中至少之一。作为示例，至少一个第二下导电线路140可以通过上穿透过孔300连接到至少一个第一上导电线路230。在示例性实施例中，上穿透过孔300可以由例如导电金属氮化物或金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种形成，或包括导电金属氮化物或金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种。
[0047]
下电路层20中每个下晶体管tr1的端子(例如，下栅电极ge1和下源/漏极图案sd1)可以连接到相应的第一下导电线路130和相应的第二下导电线路140。上电路层30中每个上晶体管tr2的端子(例如，上栅电极ge2和上源/漏极图案sd2)可以连接到相应的第一上导电线路230和相应的第二上导电线路240。至少一个下晶体管tr1的一个端子(例如，下源/漏极图案sd1之一)可以通过相应的第一下导电线路130和第二下导电线路140、上穿透过孔300以及相应的第一上导电线路230和第二上导电线路240电连接到至少一个上晶体管tr2的一个端子(例如，上源/漏极图案sd2之一)。
[0048]
根据本发明构思的示例性实施例，每个上晶体管tr2的上栅电极ge2可以由例如多晶硅锗(sige)形成，或包括例如多晶硅锗(sige)。在这种情况下，可以在相对较低的温度(例如，约450℃或更低)下执行用于形成上栅电极ge2的沉积工艺。因此，在示例性实施例中，可以防止下电路层20中的下晶体管tr1、第一下导电线路130和第二下导电线路140以及接触部120、122和135在形成下栅电极ge2期间劣化。此外，上栅电极ge2还可以包括掺杂剂。在这种情况下，通过控制上栅电极ge2中的锗和掺杂剂的浓度，在示例性实施例中，可以调节用于形成上栅电极ge2的沉积工艺中的工艺温度以及上栅电极ge2的电特性。因此，示例性实施例提供了一种制造具有改进特性的三维半导体器件的改进工艺。
[0049]
图2至图4是示出根据本发明构思的示例性实施例的制造三维半导体器件的方法的横截面图。为了便于说明，先前参考图1描述的元件可以由相同的附图标记标识，并且可以省略其进一步描述。
[0050]
参照图2，可以在下衬底100上形成下晶体管tr1。下晶体管tr1的形成可以包括：形
成依次堆叠在下衬底100上的下栅极绝缘图案gi1和下栅电极ge1；在下栅电极ge1的侧表面上形成下栅极间隔物gsp1；以及在下栅电极ge1的两侧在下衬底100中形成下源/漏极图案sd1。例如，第一下栅极间隔物gsp1可以形成在下栅电极ge1的第一侧表面上，并且第二下栅极间隔物gsp1可以形成在下栅电极ge1的相对的第二侧表面上。例如，第一下源/漏极图案sd1可以在下栅电极ge1的第一侧形成在下衬底100中，并且第二下源/漏极图案sd1可以在下栅电极ge1的相对的第二侧形成在下衬底100中。下栅极绝缘图案gi1和下栅电极ge1的形成可以包括：在下衬底100上沉积下栅极绝缘层；在下栅极绝缘层上沉积下栅电极层；以及依次图案化下栅电极层和下栅极绝缘层。下栅极间隔物gsp1的形成可以包括：在形成有下栅极绝缘图案gi1和下栅电极gf1的下衬底100上形成下栅极间隔物层；然后各向异性地蚀刻下栅极间隔物层。下源/漏极图案sd1可以例如通过将p型或n型掺杂剂注入到下衬底100中或通过使用下衬底100作为种子层执行选择性外延生长工艺来形成。
[0051]
可以在下衬底100上形成第一下层间绝缘层110以覆盖下晶体管tr1。第一下层间绝缘层110可以通过例如化学气相沉积工艺形成。
[0052]
可以在第一下层间绝缘层110中形成下源/漏极接触部120和下栅极接触部122。在示例性实施例中，下源/漏极接触部120和下栅极接触部122的形成可以包括：形成下源/漏极接触孔和下栅极接触孔以穿透第一下层间绝缘层110；在第一下层间绝缘层110上形成导电层以填充下源/漏极接触孔和下栅极接触孔；以及平坦化导电层以暴露第一下层间绝缘层110。每个下晶体管tr 1的下源/漏极图案sd1可以分别连接到相应的下源/漏极接触部120，并且每个下晶体管tr1的下栅电极ge1可以连接到相应的下栅极接触部122。
[0053]
可以在第一下层间绝缘层110上形成第一下导电线路130。作为示例，第一下导电线路130可以通过在第一下层间绝缘层110上沉积第一下导电层并图案化第一下导电层来形成。可以在第一下层间绝缘层110上形成第二下层间绝缘层150的一部分152以覆盖第一下导电线路130。可以在第一下导电线路130上形成下导电接触部135。在示例性实施例中，下导电接触部135的形成可以包括：形成下导电接触孔以穿透第二下层间绝缘层150的部分152；形成导电层以填充下导电接触孔；以及平坦化导电层以暴露第二下层间绝缘层150的部分152。可以在下导电接触部135上形成第二下导电线路140。第二下导电线路140可以通过与用于形成第一下导电线路130的方法基本相同的方法来形成。可以形成第二下层间绝缘层150的剩余部分154以覆盖第二下导电线路140。第二下层间绝缘层150可以通过例如化学气相沉积工艺形成。
[0054]
下衬底100、下晶体管tr1、第一下导电线路130和第二下导电线路140、接触部120、122和135以及第一下层间绝缘层110和第二下层间绝缘层150可以构成下电路层20。
[0055]
可以在下电路层20的第二下层间绝缘层150上设置初步上衬底200p。初步上衬底200p可以是例如半导体衬底(例如，掺杂有p型或n型掺杂剂的硅晶片)。初步上衬底200p可以包括在其中形成的切割层200a。切割层200a可以通过将氢或氦离子注入初步上衬底200p中来形成。
[0056]
参照图3，可以通过去除初步上衬底200p的上部来形成上衬底200。上衬底200的形成可以包括沿着切割层200a将初步上衬底200p的上部与初步上衬底200p的下部分层。在示例性实施例中，可以进一步执行平坦化工艺以平坦化上衬底200的表面。
[0057]
可以在上衬底200上依次形成上栅极绝缘层gil和上栅电极层gel。在示例性实施
例中，上栅极绝缘层gil和上栅电极层gel均可以使用例如化学气相沉积、物理气相沉积和原子层沉积工艺之一来形成。上栅极绝缘层gil可以由例如氧化硅、氮化硅氮、氮氧化硅或高k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。在此，高k介电材料可以包括介电常数高于氧化硅的材料(例如，氧化铪(hfo)、氧化铝(alo)或氧化钽(tao))。
[0058]
上栅电极层gel可以由多晶硅锗(sige)形成，或包括例如多晶硅锗(sige)。在示例性实施例中，上栅电极层gel中锗(ge)的浓度可以大于或等于约10at％并且可以小于约100at％。上栅电极层gel还可以包括掺杂剂。作为示例，可以在上栅电极层gel的沉积期间将掺杂剂注入到上栅电极层gel中。上栅电极层gel可以包括例如掺杂有掺杂剂的多晶硅锗(sige)层。掺杂剂可以包括例如硼(b)、砷(as)、磷(p)、锑(sb)、铝(al)或镓(ga)中的至少一种。上栅电极层gel中掺杂剂的浓度可以小于上栅电极层gel中锗(ge)的浓度。作为示例，掺杂剂可以是硼(b)，并且上栅电极层gel中硼的浓度可以小于或等于约10at％。作为示例，上栅电极层gel中硼的浓度可以大于或等于约1
×
10
20
/cm
3
，并且可以小于或等于约1
×
10
22
/cm
3
。上栅电极层gel还可以包括导电金属氮化物和/或金属中的至少一种。
[0059]
根据本发明构思的示例性实施例，上栅电极层gel可以由硅锗(sige)形成，或包括硅锗(sige)。在这种情况下，可以在相对较低的温度(例如，约450℃或更低)下执行用于形成上栅电极层gel的沉积工艺，并且可以在沉积上栅电极层gel同时使上栅电极层gel中的硅锗(sige)结晶。因此，在示例性实施例中，不必执行用于使上栅电极层gel结晶的附加热处理工艺。此外，由于用于形成上栅电极层gel的沉积工艺在相对较低的温度(例如，约450℃或更低)下进行，因此可以防止下电路层20中的下晶体管tr1、第一下导电线路130和第二下导电线路140以及接触部120、122和135劣化。
[0060]
另外，上栅电极层gel可以包括例如掺杂有掺杂剂的硅锗(sige)层。在这种情况下，通过控制上栅电极层gel中的锗(ge)和掺杂剂的浓度，可以调节用于形成上栅电极层gel的沉积工艺中的工艺温度以及上栅电极层gel的电特性。
[0061]
参照图4，可以依次图案化上栅电极层gel和上栅极绝缘层gil，以分别形成上栅电极ge2和上栅极绝缘图案gi2。上栅电极ge2可以形成在上衬底200的顶表面200u上，并且上栅极绝缘图案gi2可以介于上衬底200的顶表面200u与上栅电极ge2之间。可以在上栅电极ge2的侧表面上形成上栅极间隔物gsp2。例如，第一上栅极间隔物gsp2可以形成在上栅电极ge2的第一侧表面上，并且第二上栅极间隔物gsp2可以形成在上栅电极ge2的相对的第二侧表面上。在示例性实施例中，上栅极间隔物gsp2的形成可以包括：在形成有上栅极绝缘图案gi2和上栅电极ge2的上衬底200上形成上栅极间隔物层；以及各向异性地蚀刻上栅极间隔物层。
[0062]
可以在上栅电极ge2的两侧在上衬底200中形成上源/漏极图案sd2。上源/漏极图案sd2可以通过将p型或n型掺杂剂注入到上衬底200中或者通过使用上衬底200作为种子层执行选择性外延生长工艺来形成。因此，上源/漏极图案sd2可以在上栅电极ge2的相对侧嵌入上衬底200内。上栅电极ge2、上栅极绝缘图案gi2、上栅极间隔物gsp2和上源/漏极图案sd2可以构成上晶体管tr2。在示例性实施例中，可以在上衬底200的顶表面200u上形成多个上晶体管tr2。
[0063]
返回参考图1，可以在上衬底200上形成第一上层间绝缘层210以覆盖上晶体管
tr2。第一上层间绝缘层210可以使用例如化学气相沉积工艺来形成。
[0064]
可以在第一上层间绝缘层210中形成上源/漏极接触部220和上栅极接触部222。上源/漏极接触部220和上栅极接触部222可以通过与用于形成下源/漏极接触部120和下栅极接触部122的方法基本相同的方法形成。每个上晶体管tr2的上源/漏极图案sd2可以分别连接到相应的上源/漏极接触部220，并且每个上晶体管tr2的上栅电极ge2可以连接到相应的上栅极接触部222。
[0065]
上穿透过孔300可以穿透第一上层间绝缘层210和上衬底200并且延伸到第二下层间绝缘层150中。在示例性实施例中，上穿透过孔300的形成可以包括：形成上穿透孔，以穿透第一上层间绝缘层210和上衬底200并延伸到第二下层间绝缘层150中；在第一上层间绝缘层210上形成导电层，以填充上穿透孔；以及平坦化导电层以暴露第一上层间绝缘层210。上穿透过孔300可以与上衬底200电断开，并且可以连接到下电路层20的第一下导电线路130和第二下导电线路140中至少之一。
[0066]
可以在第一上层间绝缘层210上形成第一上导电线路230。在示例性实施例中，第一上导电线路230可以通过与用于形成第一下导电线路130的方法基本相同的方法来形成。在示例性实施例中，至少一个第一上导电线路230可以连接到上穿透过孔300。作为示例，至少一个第二下导电线路140可以通过上穿透过孔300连接到至少一个第一上导电线路230
[0067]
可以在第一上导电线路230上形成上导电接触部235和第二上导电线路240，并且可以形成第二上层间绝缘层250以覆盖第一上导电线路230和第二上导电线路240以及上导电接触部235。上导电接触部235、第二上导电线路240和第二上层间绝缘层250可以通过与用于形成下导电接触部135、第二下导电线路140和第二下层间绝缘层150的方法基本相同的方法形成。
[0068]
图5是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。为了便于说明，以下描述将主要参考与以上参考图1描述的三维半导体器件中的特征不同的特征，并且可以省略先前描述的元件和技术方面的进一步描述。
[0069]
参照图5，上电路层30的每个上晶体管tr2还可以包括设置在上栅电极ge2上的欧姆接触部cnt。欧姆接触部cnt可以介于上栅电极ge2与相应的上栅极接触部222之间。欧姆接触部cnt可以用于实现上栅电极ge2与相应的上栅极接触部222之间的欧姆接触特性。在示例性实施例中，欧姆接触部cnt可以由例如金属硅化物和/或金属锗化物中的至少一种形成，或包括例如金属硅化物和/或金属锗化物中的至少一种。除了该差异之外，参照图5描述的三维半导体器件可以与参照图1描述的三维半导体器件基本相同。
[0070]
图6是示出根据本发明构思的示例性实施例的制造三维半导体器件的方法的横截面图。为了便于说明，以下描述将主要参考与参照图1至图4描述的制造方法中的特征不同的特征，并且可以省略先前描述的元件和技术方面的进一步描述。
[0071]
参照图6，可以在下电路层20上形成上衬底200，并且可以在上衬底200上依次形成上栅极绝缘层gil和上栅电极层gel。下电路层20、上衬底200、上栅极绝缘层gil和上栅电极层gel可以通过与参照图2和图3描述的方法基本相同的方法形成。在示例性实施例中，可以在上栅电极层gel上形成欧姆接触层cnl。欧姆接触层cnl可以使用例如化学气相沉积、物理气相沉积和原子层沉积工艺中的一种来形成。欧姆接触层cnl可以由例如金属硅化物和/或金属锗化物中的至少一种形成，或包括例如金属硅化物和/或金属锗化物中的至少一种。
[0072]
返回参考图5，可以依次图案化欧姆接触层cnl、上栅电极层gel和上栅极绝缘层gil，以分别形成欧姆接触部cnt、上栅电极ge2和上栅极绝缘图案gi2。可以在上栅电极ge2的侧表面上形成上栅极间隔物gsp2，并且可以在上栅电极ge2的两侧在上衬底200中形成上源/漏极图案sd2。例如，上源/漏极图案sd2可以在上栅电极ge2的两侧嵌入上衬底200内。欧姆接触部cnt、上栅电极ge2、上栅极绝缘图案gi2、上栅极间隔物gsp2和上源/漏极图案sd2可以构成上晶体管tr2。除了上述差异之外，根据本示例性实施例的制造三维半导体器件的方法可以与参考图1至图4描述的方法基本相同。
[0073]
图7是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。为了便于说明，以下描述将主要参考与以上参考图1描述的三维半导体器件中的特征不同的特征，并且可以省略先前描述的元件和技术方面的进一步描述。
[0074]
参照图7，三维半导体器件10还可以包括设置在下电路层20下方的互连层40。下电路层20可以设置在互连层40与上电路层30之间。下电路层20和上电路层30可以在竖直方向vd上依次堆叠在互连层40上。
[0075]
互连层40可以包括互连线160和互连接触部165。一些互连接触部165可以将互连线160彼此连接，而其他互连接触部165可以将一些互连线160连接到外部器件。在示例性实施例中，互连线160可以包括与下衬底100相邻设置的最上互连线162以及与最上互连线162相比距下衬底100更远的最下互连线164。最上互连线162可以在竖直方向vd上与最下互连线164间隔开。
[0076]
一些互连接触部165可以设置在最上互连线162与最下互连线164之间。每个最上互连线162可以通过相应的互连接触部165连接到相应的最下互连线164。其他互连接触部165可以将最下互连线164连接到外部器件。互连线160和互连接触部165可以由例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种形成，或包括例如金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种。在示例性实施例中，互连线160和互连接触部165可以被配置为向下电路层20和上电路层30供应电力。作为示例，互连线160和互连接触部165可以构成电力分配网络(pdn)。
[0077]
互连层40可以包括覆盖互连线160和互连接触部165的绝缘层180。绝缘层180可以由例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。
[0078]
下电路层20的下衬底100可以具有彼此相对的顶表面100u和底表面100l。下电路层20的下晶体管tr1可以设置在下衬底100的顶表面100u上，而互连层40可以设置在下衬底100的底表面100l上。
[0079]
下电路层20可以包括设置在第一下层间绝缘层110上的第一下导电线路130。下源/漏极接触部120和下栅极接触部122均可以连接到相应的第一下导电线路130。在示例性实施例中，可以省略第二下导电线路140和下导电接触部135。
[0080]
三维半导体器件10可以包括用于将下电路层20电连接到上电路层30的上穿透过孔300以及用于将下电路层20电连接到互连层40的下穿透过孔310。下穿透过孔310在本文中也可以被称为下穿透电极。在示例性实施例中，上穿透过孔300可以穿透上电路层30的上衬底200，并且下穿透过孔310可以穿透下电路层20的下衬底100。上穿透过孔300和下穿透过孔310可以分别与上衬底200和下衬底100电断开。
[0081]
下电路层20的第一下导电线路130中至少之一可以通过上穿透过孔300连接到上电路层30的第一上导电线路230和第二上导电线路240中至少之一。作为示例，至少一个第一下导电线路130可以通过上穿透过孔300连接到至少一个第一上导电线路230。下电路层20的至少一个第一下导电线路130可以通过下穿透过孔310连接到互连层40的至少一个互连线160。作为示例，至少一个第一下导电线路130可以通过下穿透过孔310连接到至少一个最上互连线160。上穿透过孔300和下穿透过孔310均可以由例如导电金属氮化物和/或金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种形成，或包括例如导电金属氮化物和/或金属(例如，铜(cu)、钌(ru)、钼(mo)、钨(w)和钴(co))中的至少一种。
[0082]
至少一个下晶体管tr1的一个端子(例如，下源/漏极图案sd1之一)可以通过相应的第一下导电线路130、上穿透过孔300以及相应的第一上导电线路230和第二上导电线路240电连接到至少一个上晶体管tr2的一个端子(例如，上源/漏极图案sd2之一)。至少一个下晶体管tr1的一个端子(例如，下源/漏极图案sd1之一)可以连接到相应的第一下导电线路130、下穿透过孔310)以及相应的互连线160。
[0083]
除了上述差异之外，根据本示例性实施例的三维半导体器件可以与以上参照图1描述的三维半导体器件基本相同。
[0084]
图8是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。图9至图13是示出根据本发明构思的示例性实施例的可以设置在图8的上衬底200上的存储单元阵列50的一些示例的电路图。为了便于说明，以下描述将主要参考与以上参考图1描述的三维半导体器件中的特征不同的特征，并且可以省略先前描述的元件和技术方面的进一步描述。
[0085]
参照图8，上电路层30可以包括设置在上衬底200上的存储单元阵列50。在上衬底200上，存储单元阵列50可以与上晶体管tr2水平地间隔开。
[0086]
参照图8和图9，在示例性实施例中，存储单元阵列50可以是二维nand闪存存储单元阵列。例如，存储单元阵列50可以包括多个单元串cstr。每个单元串cstr可包括连接到串选择线ssl的串选择晶体管sst、分别连接到多条字线wl
0-wl
n
(其中n是自然数)的多个存储单元晶体管mct以及连接到接地选择线gsl的接地选择晶体管gst。串选择晶体管sst可以连接到多条位线bl
0-bl
m
(其中m是自然数)之一，并且接地选择晶体管gst可以连接到公共源极线csl。位线bl
0-bl
m
可以在第一方向d1上延伸，并且串选择线ssl、字线wl
0-wl
n
和接地选择线gsl可以在与第一方向d1交叉的第二方向d2上延伸。第一方向d1和第二方向d2可以平行于上衬底200的顶表面200u。
[0087]
串选择线ssl、字线wl
0-wl
n
和接地选择线gsl可以设置在上衬底200上，并且可以放置在距上衬底200基本相同的层级处。串选择线ssl、字线wl
0-wl
n
和接地选择线gsl可以分别用作串选择晶体管sst、存储单元晶体管mct和接地选择晶体管gst的栅电极。每个存储单元晶体管mct可以包括数据存储元件。
[0088]
参照图8和图10，在示例性实施例中，存储单元阵列50可以是三维nand闪存存储单元阵列。例如，存储单元阵列50可以包括公共源极线csl、多条位线bl以及设置在公共源极线csl与位线bl之间的多个单元串cstr。
[0089]
公共源极线csl可以是例如设置在上衬底200上的导电薄膜或形成在上衬底200中的杂质区域。位线bl可以是在与上衬底200的顶表面200u垂直的第三方向d3上与上衬底200
间隔开的导电图案(例如，金属线)。位线bl可以在第一方向d1上延伸并且可以在第二方向d2上彼此间隔开。多个单元串cstr可以并联连接到各条位线bl。单元串cstr可以共同连接到公共源极线csl。在示例性实施例中，多条公共源极线csl可以二维地布置在上衬底200上。这里，可以将相同的电压施加到公共源极线csl，但是在示例性实施例中，可以独立地控制公共源极线csl的电位。
[0090]
每个单元串cstr可以由与公共源极线csl耦接的接地选择晶体管gst、与位线bl耦接的串选择晶体管sst以及设置在接地选择晶体管gst与串选择晶体管sst之间的多个存储单元晶体管mct组成。接地选择晶体管gst、串选择晶体管sst和存储单元晶体管mct可以串联连接。
[0091]
公共源极线csl可以共同连接到接地选择晶体管gst的源极。设置在公共源极线csl与位线bl之间的接地选择线gsl、多条字线wl0-wl3和串选择线ssl可以分别用作接地选择晶体管gst、存储单元晶体管mct和串选择晶体管sst的栅电极。接地选择线gsl、多条字线wl0-wl3和串选择线ssl可以在第三方向d3上堆叠在上衬底200上。每个存储单元晶体管mct可以包括数据存储元件。
[0092]
参照图8和图11，在示例性实施例中，存储单元阵列50可以是三维闪存存储单元阵列。例如，存储单元阵列50可以包括公共源极线csl、位线bl以及公共源极线csl与位线bl之间的单元串cstr。公共源极线csl可以是例如设置在上衬底200上的导电层或导电图案，并且位线bl可以是例如设置在上衬底200上的导电图案(例如金属线)。公共源极线csl和位线bl可以在与上衬底200的顶表面200u垂直的方向上与上衬底200间隔开。
[0093]
单元串cstr可以设置在上衬底200与公共源极线csl之间以及上衬底200与位线bl之间。单元串cstr可以包括连接到位线bl的上串cstr1和连接到公共源极线csl的下串cstr2。上串cstr1可以通过背栅晶体管bgt连接到下串cstr2。背栅晶体管bgt可以由设置在上衬底200上的背栅极线bg控制。上串cstr1可以包括耦接到位线bl的串选择晶体管sst以及设置在串选择晶体管sst与背栅晶体管bgt之间的多个上存储单元晶体管mct1。串选择晶体管sst和上存储单元晶体管mct1可以串联连接。下串cstr2可以包括耦接到公共源极线csl的接地选择晶体管gst以及设置在接地选择晶体管gst与背栅晶体管bgt之间的多个下存储单元晶体管mct2。接地选择晶体管gst和下存储单元晶体管mct2可以串联连接。上存储单元晶体管mct1和下存储单元晶体管mct2均可以包括数据存储元件。
[0094]
参照图8和图12，在示例性实施例中，存储单元阵列50可以是可变电阻存储单元阵列。可变电阻存储单元阵列可以包括磁随机存取存储器(mram)、相变ram(pram)或电阻ram(rram)元件中的至少一种。存储单元阵列50可以包括第一导电线路l1、与第一导电线路l1交叉的第二导电线路l2以及设置在第一导电线路l1与第二导电线路l2的每个交叉点处的单位存储单元mc。第一导电线路l1和第二导电线路l2可以设置在上衬底200上，并且可以在与上衬底200的顶表面200u平行的方向上延伸。第一导电线路l1和第二导电线路l2可以彼此交叉。当从上衬底200的顶表面200u测量时，第二导电线路l2可以设置在高于第一导电线路l1的层级处。
[0095]
存储单元mc可以包括可变电阻元件vr和选择元件se。可变电阻元件vr和选择元件se可以彼此串联连接在第一导电线路l1与第二导电线路l2之间。
[0096]
可变电阻元件vr可以包括数据存储元件。可变电阻元件vr可以包括具有可变电阻
特性的材料，因此允许将可变电阻元件vr用作数据存储元件。在示例性实施例中，可变电阻元件vr可以包括磁隧道结图案，其具有固定层、自由层以及在固定层与自由层之间的隧道势垒层。在此，固定层可以具有固定的磁化方向，而自由层可以具有可改变为与固定层的磁化方向平行或反平行的可切换磁化方向。在这种情况下，存储单元mc可以构成mram单元。在示例性实施例中，可变电阻元件vr可以包括其相可以根据其温度而改变为晶体结构和非晶结构之一的材料。例如，可变电阻元件vr可以包括包含硫族元素(例如，te和se)中的至少一种和ge、sb、bi、pb、sn、ag、as、s、si、in、ti、ga、p、o和c中的至少一种在内的化合物。可变电阻元件vr可以包括例如gesbte、geteas、sbtese、gete、sbte、setesn、getese、sbsebi、gebite、geteti、inse、gatese或insbte中的至少一种，或者可以具有其中含ge层(例如，gete层)和无ge层(例如，sbte层)重复堆叠的超晶格结构。在这种情况下，存储单元mc可以构成pram单元。
[0097]
选择元件se可以被配置为选择性地控制流过可变电阻元件vr的电荷的电流。例如，选择元件se可以包括双极晶体管或金属氧化物半导体场效应晶体管(mosfet)。在这种情况下，存储单元mc还可以包括用于控制选择元件se的第三导电线路。在示例性实施例中，选择元件se可以包括基于阈值切换现象而具有非线性(例如，s形)i-v曲线的双向阈值开关(ots)器件。
[0098]
参照图8和图13，在示例性实施例中，存储单元阵列50可以是动态随机存取存储器(dram)单元阵列。例如，存储单元阵列50可以包括字线wl、与字线wl交叉的位线bl以及多个存储单元mc。每个存储单元mc可以连接到相应的字线wl和相应的位线bl。每个存储单元mc可以包括连接到相应字线wl的单元晶体管ctr以及连接到单元晶体管ctr的一个端子的电容器ca。单元晶体管ctr的漏极区可以连接至相应的位线bl，并且单元晶体管ctr的源极区可以连接至电容器ca。单元晶体管ctr可以被配置为选择性地控制流到电容器ca的电荷的电流。每个存储单元mc可以根据电容器ca中存储的电荷量来存储数据“0”或“1”。
[0099]
返回参考图8，除了上述差异之外，根据本示例性实施例的三维半导体器件可以与参照图1描述的三维半导体器件基本相同。
[0100]
图14是示出根据本发明构思的示例性实施例的三维半导体器件的横截面图。为了便于说明，以下描述将主要参考与参考图1描述的三维半导体器件中的特征不同的特征，并且可以省略先前描述的元件和技术方面的进一步描述。
[0101]
参照图14，在示例性实施例中，三维半导体器件10还可以包括设置在上电路层30下方的中间晶体管tr3。上电路层30的上衬底200可以具有彼此相对的顶表面200u和底表面200l。上电路层30的上晶体管tr2可以设置在上衬底200的顶表面200u上，而中间晶体管tr3可以设置在上衬底200的底表面200l上。中间晶体管tr3可以设置在下电路层20的第二下层间绝缘层150中。中间晶体管tr3可以被配置为调节上晶体管tr2的阈值电压。
[0102]
每个中间晶体管tr3可以包括设置在上衬底200的底表面200l上的背栅电极bge以及介于背栅电极bge与上衬底200之间的背栅极绝缘层bgi。背栅电极bge可以由例如金属和/或导电金属氮化物中的至少一种形成，或包括例如金属和/或导电金属氮化物中的至少一种，并且背栅极绝缘层bgi可以由例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种形成，或包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料中的至少一种。在此，高k介电材料可以包括介电常数高于氧化硅的材料(例如，氧化铪(hfo)、氧化铝(alo)或氧化钽
(tao))。
[0103]
中间晶体管tr3可以位于比下电路层20的第一下导电线路130和第二下导电线路140高的层级。除了上述差异之外，参照图14描述的三维半导体器件可以与参照图1描述的三维半导体器件基本相同。
[0104]
根据本发明构思的示例性实施例，每个上晶体管的上栅电极可以由多晶硅锗(sige)形成或包括多晶硅锗(sige)。在这种情况下，可以在相对较低的温度(例如，约450℃或更低)下执行用于形成上栅电极的沉积工艺。因此，在示例性实施例中，可以防止构成下电路层的结构在形成上栅电极期间劣化。此外，上栅电极还包括掺杂剂。在这种情况下，通过控制上栅电极中的锗和掺杂剂的浓度，可以调节用于形成上栅电极的沉积工艺中的工艺温度以及上栅电极的电特性。因此，示例性实施例提供了一种具有改进特性的三维半导体器件的改进制造方法。
[0105]
在本发明构思的示例性实施例中，提供了一种三维存储器阵列。三维存储器阵列单片地形成在一个或多个物理层级的存储单元阵列中，存储单元阵列具有设置在硅衬底上方的有源区以及与这些存储单元的操作相关联的电路，而不论这种相关联的电路在衬底上方还是在衬底内。术语“单片”意味着阵列的每一层级的层直接沉积在阵列的相应下一层级的层上。
[0106]
在本发明构思的示例性实施例中，三维存储器阵列包括竖直取向的竖直nand串，使得至少一个存储单元位于另一存储单元之上。该至少一个存储单元可以包括电荷阱层。
[0107]
通过引用并入本文的以下专利文献描述了适于三维存储器阵列的配置，其中三维存储器阵列被配置为多个层级，并在层级之间共享字线和/或位线：美国专利no.7,679,133、8,553,466、8,654,587、8,559,235；以及美国专利公布no.2011/0233648。
[0108]
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的改变。