金属-绝缘层-金属结构的制作方法

[0001]
本公开实施例关于金属-绝缘层-金属结构。


背景技术：

[0002]
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代的集成电路具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用制作制程所产生的最小构件或线路)减少而增加。


技术实现要素：

[0003]
在一些实施例中，金属-绝缘层-金属结构包括基板；氧化物层形成于基板上；第一金属层形成于氧化物层上，其中第一金属层包括多个芯形成于第一金属层的表面上；介电层形成于第一金属层与芯上；第二金属层形成于介电层上；以及一或多个内连线结构电性连接至第一金属层与第二金属层。
[0004]
在一些实施例中，金属-绝缘层-金属结构的形成方法包括：沉积氧化物层于基板上；沉积第一金属层于氧化物层上；形成多个金属芯于第一金属层的表面上；沉积介电层于第一金属层与金属芯上；沉积第二金属层于介电层上；以及形成一或多个内连线结构以电性连接至第一金属层与第二金属层。
[0005]
在一些实施例中，半导体系统包括再布线层，包括焊料凸块；以及中介结构，电性连接至再布线层。中介结构更包括：电容器结构；一或多个管芯，位于基板上；以及介电层，围绕管芯与电容器结构的内连线结构。电容器结构更包括：基板；氧化物层形成于基板上；第一金属层形成于氧化物层上，其中第一金属层包括多个芯于第一金属层的表面上；介电层形成于第一金属层与芯上；第二金属层形成于介电层上；以及一或多个内连线结构电性连接至第一金属层与第二金属层。
附图说明
[0006]
图1是一些实施例中，金属-绝缘层-金属电容器结构的剖视图。
[0007]
图2是一些实施例中，三维金属-绝缘层-金属电容器结构的剖视图。
[0008]
图3a与3b是一些实施例中，其他三维金属-绝缘层-金属电容器结构的个别剖视图。
[0009]
图4a至4d是一些实施例中，三维金属-绝缘层-金属电容器结构的上视图。
[0010]
图5是一些实施例中，具有三维金属-绝缘层-金属去耦电容器结构的集成电路封装的剖视图。
[0011]
图6是一些实施例中，形成三维金属-绝缘层-金属电容器结构的方法的流程图。
[0012]
图7a至7i是一些实施例中，三维金属-绝缘层-金属电容器结构的不同制作阶段的剖视图。
[0013]
【符号说明】
[0014]
h1,h2,h3,105h:高度
[0015]
100:金属-绝缘层-金属电容器结构
[0016]
101:硬掩模层
[0017]
103,124:硬掩模芯
[0018]
102:第一电容器电极层
[0019]
104:介电层
[0020]
105,122,305:金属芯
[0021]
105p:间距
[0022]
105s:空间
[0023]
105w:宽度
[0024]
106:第二电容器电极层
[0025]
107:金属层
[0026]
108:第一盖子层
[0027]
110:基板
[0028]
111:盖层
[0029]
112:第二盖子层
[0030]
114:第三盖子层
[0031]
116:第二内连线
[0032]
118:第一内连线
[0033]
120:氧化物层
[0034]
130:第一金属间介电层
[0035]
140:硬掩模层
[0036]
150:第二金属间介电层
[0037]
200,300,302,510:三维金属-绝缘层-金属电容器结构
[0038]
303:氧化物芯
[0039]
500:集成电路封装
[0040]
520:管芯
[0041]
530:中介穿孔
[0042]
540:成型化合物
[0043]
545:中介层
[0044]
550:第一再布线层
[0045]
560:第二再布线层
[0046]
570:凸块下金属化接点
[0047]
581,582,583:焊料凸块
[0048]
600:方法
[0049]
602,604,606,608,610,612:步骤
具体实施方式
[0050]
下述内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开内容而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者的间隔有其他额外构件而非直接接触的实施例。此外，本公开实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，本公开的多个实例可重复采用相同附图标记以求简洁，但多种实施例及/或设置中具有相同附图标记的元件并不必然具有相同的对应关系。
[0051]
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
[0052]
用语「基本上」指的是在产品或制程的设计阶段中，用于构件或制程操作的特性或参数的期望值或目标值，以及高于及/或低于所需值的数值。数值范围通常来自于制程或公差中的细微变化。
[0053]
在一些实施例中，用语「大约」和「实质上」可表示给定数量的值在5 ％之内变化(例如数值的
±
1％、
±
2％、
±
3％、
±
4％、或
±
5％)。
[0054]
电容与单元用于储存电荷的半导体装置。举例来说，电容用于滤波器，模拟-数字转换器，存储器装置，控制应用，去耦电容器、与许多其他种类的半导体装置。在制作芯片制程中，可建立去耦电容器于芯片中，以避免电源中的电压尖峰。将去耦电容器整合至三维集成电路封装中，可具有内部内连线的优点以减少时间延迟。
[0055]
一种电容器为金属-绝缘层-金属电容器。金属-绝缘层-金属电容器可为两个平行的导电电容器平板，与夹设于两者之间的介电层。随着技术进展，集成电路的特征在于尺寸需求比前一代装置的尺寸需求小。亦可减少电容器尺寸以降低电容。然而在一些应用中，需要较高电容以维持并改善装置的电性效能。
[0056]
电容可被多种因素影响，比如介电材料的介电常数、电容器平板的尺寸、与分隔电容器平板的距离。具体而言，电容正比于电容器平板的有效表面积与介电常数，而与电容器平板之间的分格距离成反比，如下述平行平板电容公式所示：
[0057][0058]
其中c为金属-绝缘层-金属结构的电容，k为金属-绝缘层-金属结构中的介电层的介电常数，ε
o
为自由空间的介电常数，a为金属-绝缘层-金属结构中的电容器平板的面积，而d为金属-绝缘层-金属结构的电容器平板之间的距离(比如介电层厚度)。举例来说，电容器平板尺寸或介电常数越大，电容器平板尺寸或介电常数越大则电容越大，而电容器平板之间相隔的距离越大则电容越小。
[0059]
此外，调整这些参数以增加电容的作法可能带来许多问题。举例来说，增加半导体装置上的电容器平板的标称表面积，可能不会改善单位面积的电容，且电容器需要更多配置空间，因此减少装置尺寸的需求会禁止上述做法。采用沟槽式金属-绝缘层-金属增加半导体装置上的电容器平板的有效表面积的作法可增加电容，但沟槽式金属-绝缘层-金属电
容器因无蚀刻停止层而具有较低的控制一致性，或因制程变化而具有丘状缺陷。此外，平行电容器平板之间的分开距离不足，会造成电容器的崩溃电压较低。
[0060]
本公开多种实施例提供形成三维金属-绝缘层-金属电容器结构的机制，以增加半导体结构中单位面积的电容。采用额外掩模层，可形成硬掩模芯 (hard mask mandrels)于第一电极层上，其可用于形成金属芯(metalmandrels)于第一电极层上。高介电常数的介电层与第二电极层可沉积于芯 (mandrels)与第一电极层上，以增加金属-绝缘层-金属电容器的有效表面积。在本公开一些实施例中，三维金属-绝缘层-金属电容器结构包括下述优点： (i)单位面积的电容较高；(ii)金属-绝缘层-金属电容器结构的一致性较佳； (iii)与现有的布局设计与制程流程相容；以及(iv)改善芯片设计中的电容范围。
[0061]
图1是一些实施例中，金属-绝缘层-金属电容器结构100的剖视图。金属-绝缘层-金属电容器结构100包括(i)基板110；(ii)氧化物层120；(iii) 第一电容器电极层102；(iv)介电层104；(v)第二电容器电极层106；(vi) 包括第一盖子层108、第二盖子层112、与第三盖子层114的盖层111；(vii) 第一金属间介电层130、(viii)硬掩模层140；(ix)第二金属间介电层150； (x)第一内连线118；与(xi)第二内连线116。金属-绝缘层-金属电容器结构 100的电容取决于多种参数，比如介电层104的介电常数、第一电容器电极层102与第二电容器电极层106的重叠平板尺寸、以及电容器平板之间相隔的距离(比如介电层104的厚度)。
[0062]
图2是一些实施例中，三维金属-绝缘层-金属电容器结构200的剖视图。三维金属-绝缘层-金属电容器结构200可包含(i)基板110；(ii)氧化物层 120；(iii)第一电容器电极层102、(iv)介电层104；(v)多个金属芯105； (vi)第二电容器电极层106；(vii)含第一盖子层108、第二盖子层112、与第三盖子层114的盖层111；(viii)第一金属间介电层130；(ix)硬掩模层 140；(x)第二金属间介电层150；(xi)第一内连线118；与(xii)第二内连线 116。
[0063]
在一些实施例中，基板110可为硅基板。在一些实施例中，基板110可为(i)另一半导体如锗；(ii)半导体化合物如碳化硅；(iii)半导体合金如硅锗；或(iv)上述的组合。在一些实施例中，基板110可为绝缘层上半导体。在一些实施例中，基板110可为外延材料。
[0064]
在一些实施例中，氧化物层120可位于基板110上，以提供第一电容器电极层102与基板110之间的隔离。氧化物层120可作为后续金属沉积所用的缓称层，以减少丘状缺陷。氧化物层120的沉积方法可为等离子体辅助化学气相沉积，且氧化物层120的厚度可违约20nm至约100nm。在一些实施例中，若移除丘状缺陷则不需氧化物层120。
[0065]
第一电容器电极层102可位于氧化物层120上。在一些实施例中，第一电容器电极层102的组成为铝铜合金、氮化钽、铝、铜、钨、金属硅化物、其他合适金属或金属合金、及/或上述的组合。在一些实施例中，第一电容器电极层102可包含多层。在一些实施例中，第一电容器电极层102的厚度可为约20nm至约100nm。
[0066]
如图2所示的一些实施例，多个金属芯105可位于第一电容器电极层102 的表面上。多个金属芯105可电性连接至第一电容器电极层102，并作为第一电容器电极层102的部分。金属芯105的高度105h可为约10nm至约300 nm。若高度105h大于300nm，金属芯105可能崩塌，并减少金属芯一致性与电容一致性。若高度105h小于10nm，金属芯105不会增加三维金属-绝缘层-金属电容器结构200的电容至所需值。金属芯105之间的空间105s可为约10nm至约100nm。金属芯105的间距105p可为约38nm至约100nm。若空间105s或间距105p大于
100nm，金属芯105不会增加三维金属-绝缘层-金属电容器结构200的电容至所需值。若空间105s或间距105p分别小于 10nm或38nm，则后续制程中的介电层104可能不会填入金属芯105之间。金属芯105的宽度105w可为约1nm至约30nm。若宽度105w大于30nm，金属芯105不会增加三维金属-绝缘层-金属电容器结构200的电容至所需值。若宽度105w小于1nm，则金属芯105可能崩塌，并减少金属芯一致性与电容一致性。金属芯105的高度105h与宽度105w的高宽比可为约1至约30。若金属芯105的高宽比大于30，金属芯105可能倒塌而减少金属芯的一致性与电容的一致性。若金属芯105的高宽比小于1，则无法增加三维金属-绝缘层-金属电容器结构200的电容至所需值。多个金属芯105所用的这些尺寸与高宽比可增加三维金属-绝缘层-金属电容器结构200的电容、改善金属芯的一致性、以及因此改善电容的一致性。具有多个金属芯105的第一电容器电极层102，可增加第一电容器电极层102的表面积与三维金属-绝缘层-金属电容器结构200的电容。
[0067]
介电层104可位于第一电容器电极层102与多个金属芯105上。介电层 104的组成可为高介电常数的介电材料(比如介电常数大于3.9的材料)。高介电常数的介电材料的介电常数介于约3.9至约1000之间，以增加三维金属
ꢀ-
绝缘层-金属电容器结构200的电容。若介电常数小于3.9，介电材料可减少三维金属-绝缘层-金属电容器结构200的电容。在一些实施例中，介电层 104的组成可为任何合适的介电材料，比如氮化硅、氧化硅、氧化铪、其他合适的介电材料、及/或上述的组合。介电层104可包含一或多层。介电层 104的厚度可为约1nm至约50nm。
[0068]
第二电容器电极层106可位于介电层104上。在一些实施例中，第二电容器电极层106的材料可与第一电容器电极层102的材料相同。在一些实施例中，第二电容器电极层106可采用不同材料。第二电容器电极层106的厚度可为约20nm至约100nm。
[0069]
盖层111可位于第二电容器电极层106的上表面上并覆盖第二电容器电极层106的上表面。盖层111可用于保护下方层免于后续制作制程影响。在一些实施例中，盖层111可为硬掩模层。举例来说，盖层111可为硬掩模层，其组成可为氮化硅、氧化硅、氮氧化硅、其他合适材料、及/或上述的组合。在一些实施例中，盖层可为单层。在一些实施例中，盖层111可采用两层或更多层。举例来说，盖层111可包含第一盖子层108、第二盖子层112、与第三盖子层114。
[0070]
第一金属间介电层130与第二金属间介电层150可各自为提供电性绝缘于三维金属-绝缘层-金属电容器结构200中的内连线线路之间的绝缘层。第一金属间介电层130可形成于第一电容器电极层102、介电层104、第二电容器电极层106、与盖层111的露出表面上。在一些实施例中，第一金属间介电层130与第二金属间介电层150的组成可为氧化硅、未掺杂的氧化硅玻璃、氟化氧化硅玻璃、低介电常数的介电材料(介电常数低于约3.9的材料)、及低介电常数的介电材料(介电常数低于约2.5的材料)、其他合适材料、及/ 或上述的组合。举例来说，第一金属间介电层130与第二金属间介电层150 的厚度可为约500nm至约1000nm。硬掩模层140可位于第一金属间介电层 130上，以用于图案化电极内连线。硬掩模层140的组成可为氮氧化硅、氧化硅、氮化硅、其他合适材料、及/或上述的组合。
[0071]
第一内连线118可用于提供电性连接至第一电容器电极层102，且可作为金属化内连线以电性连接三维金属-绝缘层-金属电容器结构200至外部装置或周围电路。第一内连线118可形成于第一金属间介电层130与第二金属间介电层150中。第一内连线118可延伸至
第一电容器电极层102，以确保可信的低电阻电性接点。在一些实施例中，z方向中的延伸可大于约20nm，以确保可信的低电阻电性接点于第一内连线118与第一电容器电极层102的金属之间。第一内连线118的组成可采用铜、钨、铝、其他合适金属、及/ 或上述的组合。
[0072]
第二内连线116可用于提供电性连接至第二电容器电极层106，且可作为金属化内连线以电性连接三维金属-绝缘层-金属电容器结构200至外部装置或周围电路。第二内连线116可形成于第一金属间介电层130与第二金属间介电层150之间。第二内连线116可延伸至第二电容器电极层106，以确保可信的低电阻的电性接点。在一些实施例中，z方向中的延伸可大于约20 nm，以达可信的低电阻电性接点于第一内连线118与第一电容器电极层102 之间。第二内连线116的材料可与第一内连线118的材料类似。
[0073]
图2中的三维金属-绝缘层-金属电容器结构200的有效电容器平板表面积可增加，而不需增加电容器结构区。在一些实施例中，单位面积的电容可增加约两倍至约三倍。此外，采用金属芯105可由芯制程改善电容一致性，如下所述。
[0074]
图3a与3b是一些实施例中，其他三维金属-绝缘层-金属电容器结构300 与302的个别剖视图。与图2中形成金属芯于第一电容器电极层102于有源区(第二电容器电极层106与第一电容器电极层102重叠处)与非有源区(第二电容器电极层106不与第一电容器电极层102重叠处)上的方法相较，图3a 所示的一些实施例可图案化金属芯305，使其只形成于三维金属-绝缘层-金属电容器结构300的有源区中(比如在第二电容器电极层106下)。三维金属
-ꢀ
绝缘层-金属电容器结构300的非有源区可不含金属芯105。可只图案化图3b 中的硬掩模芯于有源区中，以实施此配置。如图3a所示，第一内连线118 接着可电性连接至第一电容器电极层102。
[0075]
如图3b所示的一些实施例，可形成氧化物芯(oxide mandrels)303而非图3a中的金属芯305。氧化物芯303的形成方法可与图7b中采用的制程类似(如下述)，且第一电容器电极层、介电层、与第二电容器电极层可沉积于氧化物芯与氧化物层上。三维金属-绝缘层-金属电容器结构302沉积于氧化物芯303上，可比沟槽型态的金属-绝缘层-金属电容器具有改善的电容一致性。芯制程对电极层与介电层具有良好的制程控制，而沟槽制程更易因制程变化而造成丘状缺陷。
[0076]
图4a至4d是一些实施例中，三维金属-绝缘层-金属电容器结构的上视图。在一些实施例中，图4a至4d的上侧图显示图7d的上视图，而图4a至 4d的下侧图显示图7e的上视图。金属芯122可位于硬掩模芯124的侧部上。在移除硬掩模芯124之后，保留金属芯122于第一电容器电极层的表面上。举例来说但不局限于此，金属芯的上视图如图4a至4d所示。金属芯122的上视形状可为如图4a所示的相连矩形，图4b所示的平行栅状、图4c所示的同心矩形、或图4d所示的分开矩形。在一些实施例中，三维金属-绝缘层
-ꢀ
金属电容器结构可包含其他形状的其他上视图，比如柱状或蛇状。
[0077]
图5是一些实施例中，具有三维金属-绝缘层-金属电容器结构510的集成电路封装500的剖视图。集成电路封装500可整合多个功能管芯(比如管芯 520)至分配空间于每一管芯之间的中介层545上，以形成输入/输出连接点。在一些实施例中，三维金属-绝缘层-金属电容器结构510可为去耦电容器，其形成为集成电路封装500所用的中介层545的部分，以减少时间延迟与能耗。集成电路封装500可包含其他结构，比如中介穿孔530与成型化合物540。可采用芯片制作制程预先制作管芯520，其可包含多个电晶体与多个内连线层(设置以
实施其功能如射频通讯)。举例来说但不限于此，管芯520的高度 h2可与中介穿孔530的高度h3及具有内连线的三维金属-绝缘层-金属电容器510的高度h1相当。
[0078]
成型化合物540可提供三维金属-绝缘层-金属电容器结构510、管芯520、与中介穿孔530所需的结构支撑。第一再布线层550与第二再布线层560可形成于三维金属-绝缘层-金属电容器结构510、管芯520、与中介穿孔530 上，以电性连接这些结构至周围电路。此处提供的再布线层的数目仅为举例而非局限本公开实施例。因此可形成较少或额外的再布线层，端视集成电路封装的设计而定。可形成凸块下金属化接点570与焊料凸块581、582、及583 以电性连接集成电路封装500至外部电路。焊料凸块581、582、与583可为球格阵列的部分，其组成可为含锡、银、与铜的金属合金，或含铅与锡的金属合金。图5所示的焊料凸块数目并非用以局限本公开实施例，且可采用更少或更多的焊料凸块。
[0079]
图6是一些实施例中，制作三维金属-绝缘层-金属电容器结构的方法 600。本公开不限于此步骤的说明。应理解的是，可进行额外步骤。此外，不需进行此处提供的所有步骤。此外，可同时进行一些步骤，或由不同于图6 所示的顺序进行步骤。举例来说，可由图7a至7i的三维金属-绝缘层-金属电容器的制作制程进行方法600的步骤。本公开其他实施例亦可进行方法600 的步骤。在一些实施方式中，此处所述的步骤可添加或置换为一或多个其他步骤。图6将搭配图7a至7i详述。说明方法600的附图仅用于说明目的而不需依比例绘示。此外，附图与实际结构或膜状物的真实几何形状无关。
[0080]
如图6所示的一些实施例，方法600的步骤602沉积氧化物层于基板上。图7a是一些实施例中，氧化物层120沉积于基板110上的剖视图。如上所述，基板110可为硅。在一些实施例中，基板110可为化学气相沉积所沉积的碳化硅，比如后段制程的通孔蚀刻停止层。沉积的碳化硅层厚度可为约10nm 至约50nm。可由等离子体辅助化学气相沉积法沉积氧化物层120于基板110 上，且氧化物层120的厚度可为约20nm至约100nm。
[0081]
在步骤604中，第一电容器电极层102可沉积于氧化物层120上，如图 7a所示。在一些实施例中，第一电容器电极层102的组成可为氮化钛、铝铜合金、铝、铜、其他合适材料、及/或上述的组合。举例来说，第一电容器电极层102的沉积方法可为物理气相沉积。在一些实施例中，可采用任何合适制程形成第一电容器电极层102，比如原子层沉积、
[0082]
分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、电镀、其他合适方法、及/或上述的组合。沉积制程可在沉积腔室(如物理气相沉积腔室)中进行，其压力可低于约20mtorr，且温度可为约100℃。沉积腔室中的功率等级可为约1000w至约6000w。在一些实施例中，第一电容器电极层102的厚度可为约20nm至约100nm。举例来说，第一电容器电极层102可为厚度约50nm的氮化钛层。
[0083]
在图7a中，一些实施例沉积硬掩模层101于第一电容器电极层102上。硬掩模层101的组成可为氮氧化硅、氧化硅、氮化硅、其他合适材料、及/ 或上述的组合。硬掩模层101的沉积方法可为化学气相沉积、原子层沉积、物理气相沉积、其他合适方法、及/或上述的组合。举例来说，硬掩模层101 可为化学气相沉积法所沉积的氮化硅层。举例来说，硬掩模层101的厚度可为约10nm至约50nm。
[0084]
如图6所示的一些实施例，方法600的步骤606接着形成多个金属芯于第一金属层的表面上。举例来说但不局限于此，多个金属芯的形成方法可采用图7b至7e所示的制程。在
图7b中，可在硬掩模层101上进行光微影与蚀刻步骤，以形成硬掩模芯103。可形成掩模层于硬掩模层101上，并图案化掩模层以在蚀刻制程时保护硬掩模层101的区域。掩模层的组成可包含光阻、硬掩模、及/或其他合适材料。图案化制程可包含形成掩模层于硬掩模层101 上、曝光光阻至一图案、进行曝光后烘烤制程、并显影光阻以形成含光阻的掩模单元。掩模单元可用于保护硬掩模层101的区域，而一或多到蚀刻制程依序移除露出的硬掩模层101。第一电容器电极层102可作为蚀刻硬掩模层 101所用的蚀刻停止层。在蚀刻之后，可图案化硬掩模芯103于第一电容器电极层102上，并露出无硬掩模芯103处的第一电容器电极层102。在一些实施例中，蚀刻停止层如第一电容器电极层102可改善硬掩模芯103与后续层状物的一致性。
[0085]
如图7c所示的一些实施例，沉积另一金属层107于硬掩模芯103上，并露出第一电容器电极层102。金属层107的沉积方法可为原子层沉积或其他合适方法。沉积金属层107所采用的材料可与第一电容器电极层102相同。举例来说，金属层107可为原子层沉积所沉积的氮化钛层，其于硬掩模芯103 周围具有较佳的层状物一致性。举例来说，金属层107的厚度可为约1nm 至约30nm。
[0086]
如图7d所示的一些实施例，在沉积金属层107于硬掩模芯103与第一电容器电极层102上之后，可蚀刻金属层107。金属层107的蚀刻方法可采用氯为主的湿蚀刻，比如氯化氢与氨的的混合物。金属层107的蚀刻方法亦可采用氟、氯、或溴为主的干蚀刻，比如采用氟、氯、或溴为主的离子的反应性离子蚀刻(比如氯化硼与氯的混合物，或四氟化碳与甲烷的混合物)，及/ 或其他合适制程。蚀刻时间可视金属层107的厚度而定。蚀刻温度可为约100 ℃至约300℃。在蚀刻制程时，硬掩模芯103可作为蚀刻金属层107所用的蚀刻停止层。在蚀刻之后，自第一电容器电极层102的表面以及硬掩模芯103 的上表面与侧表面的部分移除金属层107。在蚀刻之后，保留硬掩模芯103 的侧表面上的金属芯105。在一些实施例中，可由湿蚀刻制程移除硬掩模芯 103，如图7e所示。湿蚀刻制程可为磷酸为主的制程，其可移除硬掩模芯103 并保留金属芯105与第一电容器电极层102。
[0087]
如图6所示的一些实施例，方法600的步骤608接着沉积介电层于第一金属层与多个金属芯上。图7f是一些实施例中，介电层104沉积于第一电容器电极层102与多个金属芯105上的剖视图。举例来说但不限于此，介电层 104为高介电常数的材料。介电层的介电常数可大于3.9(比如等于约7)，端视材料种类而定。介电层104可为介电常数为约7的氮化硅膜，其沉积方法可为沉积温度为约180℃的等离子体辅助化学气相沉积制程，且厚度大于约30nm。此外，介电层104可为氧化硅或氮氧化硅，其沉积方法可为化学气相沉积、等离子体辅助化学气相沉积、常压化学气相沉积、次压化学气相沉积、或有机金属化学气相沉积。在一些实施例中，介电层可为介电层堆叠，其可包含氧化锆底层、氧化铝中间层、与氧化锆顶层，其沉积温度可为约210 ℃且介电常数大于约13(如13.6)。在一些实施例中，介电层104可为堆叠，其包含铪为主的介电层(比如氧化铪与铪硅酸盐)、氧化钛、或氧化钽。介电层104亦可为液相的高介电常数聚合物，其固化与硬化的温度低于约250℃。介电层104亦可为旋转涂布玻璃或液相氧化硅，其固化温度低(比如低于约 250℃)且介电常数介于约4至约4.2之间。此外，介电层104可为介电常数介于100至200之间的锶钛氧化物、介电常数为约500的钡钛氧化物、介电常数介于约500至1000之间的钡锶钛氧化物、或介电常数为约1000的铅锆钛氧化物。
[0088]
在步骤610中，可沉积第二电容器电极层106于介电层104上，如图7f 所示。在一些实施例中，第二电容器电极层106的沉积方法，可与第一电容器电极层102的沉积方法相同。第二电容器电极层106的材料可如第一电容器电极层102的材料。举例来说，第二电容器电极层106可为物理气相沉积所沉积的氮化钛层。在一些实施例中，第二电容器电极层106的厚度可为约 20nm至约100nm。
[0089]
如图7f所示的一些实施例，第一盖子层108可沉积于第二电容器电极层 106上。第一盖子层108所用的盖材料的沉积方法可为任何合适制程，比如物理气相沉积、原子层沉积、化学气相沉积、其他合适方法、及/或上述的组合。第一盖子层108可为硬掩模层，其组成可为化学气相沉积所沉积的氮氧化硅。第一盖子层108的厚度可为约10nm至约50nm。
[0090]
如图7g所示的一些实施例，可图案化第一盖子层108与第二电容器电极层106以定义第二电容器电极。可形成掩模层于第一盖子层108上，并图案化掩模层以保护第一盖子层108与第二电容器电极层106的区域。掩模层的组成可包含光阻、硬掩模、及/或其他合适材料。图案化制程可包含形成掩模层于第一盖子层108上、曝光光阻至一图案、进行曝光后烘烤制程、以及显影光阻以形成含光阻的掩模单元。掩模单元可用于保护第一盖子层108的区域，且一或多个蚀刻制程依序移除第一盖子层108与第二电容器电极层106 的露出区域。介电层104在图案化第一电容器电极时可作为蚀刻停止层。
[0091]
在图7h中，可沉积第二盖子层112与第三盖子层114于第一盖子层108、露出的介电层104、与第二电容器电极层106上。在一些实施例中，第二盖子层112可为化学气相沉积所沉积的氧化硅硬掩模层。举例来说，第二盖子层112的厚度可为约20nm至约100nm。在一些实施例中，第三盖子层114 可为厚度介于约10nm至约50nm之间的氮化硅硬掩模层。在图3a所示的一些实施例中，可图案化三维金属-绝缘层-金属电容器结构的有源区，并蚀刻移除非有源区的一部分。三维金属-绝缘层-金属电容器结构的有源区，可定义为第二电容器电极层106与第一电容器电极层102重叠处，比如在第二电容器电极层106的下的区域。有源区可为计算三维金属-绝缘层-金属电容器结构的电容的区域。
[0092]
如图6所示的一些实施例，方法600的步骤612接着形成一或多个内连线结构以电性连接至第一金属层与第二金属层。以图2为例，第一内连线118 电性连接至金属芯105与第一电容器电极层102，且第二内连线116电性连接至第二电容器电极层106。第一内连线118与第二内连线116亦可用于电性连接三维金属-绝缘层-金属电容器结构200至外部装置或周围电路。第二盖子层112与第三盖子层114可缓解或避免第二电容器电极层106的角落的第一内连线118与第二内连线116之间的崩溃。
[0093]
本公开多种实施例提供形成三维金属-绝缘层-金属电容器结构的机制，以增加半导体结构中单位面积的电容。硬掩模芯可形成于第一电极层上，其可用于形成金属芯于第一电极层上。高介电常数的介电层与第二电极层可沉积于芯与第一电极层上，以增加金属-绝缘层-金属电容器的有效表面积。在本公开一些实施例中，三维金属-绝缘层-金属电容器结构具有下述优点：(i) 单位面积的电容较高，(ii)金属-绝缘层-金属电容器结构的一致性较佳，(iii) 与现有的布局设计及制程流程相容，以及(iv)改善芯片设计中的电容范围。
[0094]
在一些实施例中，金属-绝缘层-金属结构包括基板；氧化物层形成于基板上；第一金属层形成于氧化物层上，其中第一金属层包括多个芯形成于第一金属层的表面上；介电层形成于第一金属层与芯上；第二金属层形成于介电层上；以及一或多个内连线结构电性
连接至第一金属层与第二金属层。
[0095]
在一些实施例中，第一金属层包括一或多个金属子层。
[0096]
在一些实施例中，第一金属层包括氮化钛。
[0097]
在一些实施例中，介电层的介电常数介于约3.9至约1000之间。
[0098]
在一些实施例中，芯的高度为约10nm至约300nm。
[0099]
在一些实施例中，芯之间的空间为约10nm至约100nm。
[0100]
在一些实施例中，芯的高宽比为约1至约30，且高宽比为芯的高度与宽度的比例。
[0101]
在一些实施例中，芯之间的间距为约38nm至约100nm。
[0102]
在一些实施例中，第二金属层形成于芯的一部分上。
[0103]
在一些实施例中，金属-绝缘层-金属结构更包括其他介电层围绕一或多个内连线结构。
[0104]
在一些实施例中，芯之间的空间与芯之间的其他空间不同。
[0105]
在一些实施例中，上视图中的芯的一者与芯的另一者相交。
[0106]
在一些实施例中，金属-绝缘层-金属结构的形成方法包括：沉积氧化物层于基板上；沉积第一金属层于氧化物层上；形成多个金属芯于第一金属层的表面上；沉积介电层于第一金属层与金属芯上；沉积第二金属层于介电层上；以及形成一或多个内连线结构以电性连接至第一金属层与第二金属层。形成金属芯的步骤更包括沉积硬掩模层于第一金属层的表面上；蚀刻硬掩模层以形成多个硬掩模芯；沉积第三金属层于第一金属层与硬掩模芯上；蚀刻第一金属层表面上与硬掩模芯的侧表面的一部分及上表面上的第三金属层；以及移除硬掩模芯。
[0107]
在一些实施例中，金属芯的高度约10nm至约300nm。
[0108]
在一些实施例中，金属芯之间的空间为约10nm至约100nm。
[0109]
在一些实施例中，芯的高宽比为约1至约30，且高宽比为芯的高度与宽度的比例。
[0110]
在一些实施例中，半导体系统包括再布线层，包括焊料凸块；以及中介结构，电性连接至再布线层。中介结构更包括：电容器结构；一或多个管芯，位于基板上；以及介电层，围绕管芯与电容器结构的内连线结构。电容器结构更包括：基板；氧化物层形成于基板上；第一金属层形成于氧化物层上，其中第一金属层包括多个芯于第一金属层的表面上；介电层形成于第一金属层与芯上；第二金属层形成于介电层上；以及一或多个内连线结构电性连接至第一金属层与第二金属层。
[0111]
在一些实施例中，第二金属层形成于芯的一部分上。
[0112]
在一些实施例中，芯的高宽比为约1至约30，且高宽比为芯的高度与宽度的比例。
[0113]
应理解实施方式的部分而非摘要用于解释请求项。摘要可提出一或多个但不非所有例示性的实施例，因此并不用于局限请求项。
[0114]
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。