包括具有硅化物层的串选择线栅电极的三维存储器件的制作方法

本公开涉及包括具有硅化物层的串选择线栅电极的三维存储器件。

背景技术：

随着三维存储器件的存储单元和字线的堆叠高度增加，提出了通过另外的工艺形成串选择线的技术。因为通过这些另外的工艺形成的所提出的串选择线由具有比金属的电阻高得多的电阻的多晶硅制成，所以所形成的三维存储器件可能难以实现低功率和高速操作。

技术实现要素：

本公开的示例性实施方式提供了包括具有低电阻的串选择线栅电极的三维存储器件和制造该三维存储器件的方法。

根据本公开的一示例性实施方式的一种三维存储器件可以包括：衬底；设置在衬底上的单元堆叠；设置在单元堆叠上的串选择线栅电极；垂直地穿透单元堆叠的下垂直沟道结构；上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；以及设置在上垂直沟道结构上的位线。串选择线栅电极可以包括下串选择线栅电极和形成在下串选择线栅电极的上表面上的上串选择线栅电极。下串选择线栅电极可以包括n-掺杂的多晶硅。上串选择线栅电极可以包括硅化物。

根据本公开的一示例性实施方式的一种三维存储器件可以包括：衬底；设置在衬底上的公共源极层；设置在公共源极层上的单元堆叠；设置在单元堆叠上的串选择线栅电极；下垂直沟道结构，其垂直地穿透单元堆叠并连接到公共源极层；上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；设置在上垂直沟道结构上的垫图案；以及设置在垫图案上的位线。垫图案可以包括下垫图案和形成在下垫图案上的上垫图案。下垫图案可以包括n-掺杂的多晶硅。上垫图案可以包括硅化物。

根据本公开的一示例性实施方式的一种三维存储器件可以包括：衬底；设置在衬底上的逻辑电路层，该逻辑电路层包括晶体管、金属互连以及覆盖晶体管和金属互连的下绝缘层；设置在逻辑电路层上的公共源极层；设置在公共源极层上的单元堆叠；下垂直沟道结构，其垂直地穿透单元堆叠并连接到公共源极层；串选择线栅电极，其设置在单元堆叠和下垂直沟道结构上；上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；设置在上垂直沟道结构上的垫图案；以及设置在垫图案上的位线。垫图案可以包括下垫图案和形成在下垫图案上的上垫图案。串选择线栅电极可以包括下串选择线栅电极和形成在下串选择线栅电极上的上串选择线栅电极。下垫图案和下串选择线栅电极可以包括n-掺杂的多晶硅。上垫图案和上串选择线栅电极可以包括硅化物。

根据本公开的一示例性实施方式的一种形成三维存储器件的方法可以包括：在衬底上形成包括模制层和牺牲层的模制堆叠；形成垂直地穿透模制堆叠的下垂直沟道结构；在模制堆叠和下垂直沟道结构上形成串选择线栅电极；形成上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；在上垂直沟道结构上形成垫图案；以及在垫图案上形成位线。串选择线栅电极的形成可以包括形成包括n-掺杂的多晶硅的初步串选择线栅电极、以及使初步串选择线栅电极的上部成为硅化物以形成含n-掺杂的多晶硅的下串选择线栅电极和包含硅化物的上串选择线栅电极。

根据本公开的一示例性实施方式的一种形成三维存储器件的方法可以包括：在衬底上形成公共源极层；在公共源极层上形成模制堆叠；形成下垂直沟道结构，其垂直地穿透模制堆叠并与公共源极层连接；在模制堆叠上形成串选择线栅电极；形成上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；在上垂直沟道结构上形成垫图案；以及在垫图案上形成位线。串选择线栅电极的形成可以包括形成包含n-掺杂的多晶硅的初步串选择线栅电极、以及使初步串选择线栅电极的上部成为硅化物以形成包含n-掺杂的多晶硅的下串选择线栅电极和包含硅化物的上串选择线栅电极。垫图案的形成可以包括形成包含n-掺杂的多晶硅的初步垫图案、以及使初步垫图案的上部成为硅化物以形成包含n-掺杂的多晶硅的下垫图案和包含硅化物的上垫图案。

根据本公开的一示例性实施方式的一种形成三维存储器件的方法可以包括：在衬底上形成逻辑电路层，该逻辑电路层包括晶体管、金属互连以及覆盖晶体管和金属互连的下绝缘层；在逻辑电路层上形成公共源极层；在公共源极层上形成模制堆叠；形成下垂直沟道结构，其垂直地穿透模制堆叠并与公共源极层连接；在模制堆叠和下垂直沟道结构上形成串选择线栅电极；形成上垂直沟道结构，其垂直地穿透串选择线栅电极并连接到下垂直沟道结构；在上垂直沟道结构上形成垫图案；以及在垫图案上形成位线。串选择线栅电极的形成可以包括形成包含n-掺杂的多晶硅的初步串选择线栅电极、以及使初步串选择线栅电极的上部成为硅化物以形成包含n-掺杂的多晶硅的下串选择线栅电极和包含硅化物的上串选择线栅电极。

附图说明

通过参照附图详细描述本公开的示例性实施方式，本公开的以上及其他方面和特征将变得更加明显，附图中：

图1是根据本公开的一示例性实施方式的三维存储器件100的布局；

图2a至图2i是各自根据本公开的一示例性实施方式的三维存储器件100a-100i的纵向剖视图；

图3至图25是示出根据本公开的一示例性实施方式的制造三维存储器件的方法的示图；

图6至图21是图5的区域a的放大视图；

图26和图27示出根据本公开的一示例性实施方式的制造三维存储器件的方法；

图28是用于描述根据本公开的一示例性实施方式的制造三维存储器件的方法的示图；

图29和图30是用于描述根据本公开的一示例性实施方式的形成三维存储器件的方法的示图；以及

图31至图37是示出根据本公开的一示例性实施方式的形成三维存储器件的方法的视图。

因为图1-37中的附图是出于说明目的，所以附图中的元件不一定按比例绘制。例如，为了清楚，一些元件可以被放大或夸大。

具体实施方式

图1是根据本公开的一示例性实施方式的三维存储器件100的布局。

参照图1，根据本公开的一示例性实施方式的三维存储器件100可以包括多个垂直沟道结构vc1和vc2、字线分隔结构ws、串选择线ssl、串选择线分隔图案ssp和位线bl。

多个垂直沟道结构vcl和vc2在俯视图中可以具有圆形形状，并且可以以z字形形状布置。多个垂直沟道结构vc1和vc2可以分别包括下垂直沟道结构vc1和上垂直沟道结构vc2。下垂直沟道结构vc1可以具有比上垂直沟道结构vc2大的直径。下垂直沟道结构vc1和上垂直沟道结构vc2可以被布置为完全重叠。例如，在本公开的一示例性实施方式中，上垂直沟道结构vc2可以与下垂直沟道结构vc1完全重叠，并且下垂直沟道结构vc1的一部分可以不与上垂直沟道结构vc2重叠。在本公开的一示例性实施方式中，下垂直沟道结构vc1和上垂直沟道结构vc2可以重叠并同心地布置。在本公开的一示例性实施方式中，下垂直沟道结构vc1和上垂直沟道结构vc2可以重叠并以偏心形状布置。

串选择线ssl可以通过串选择线分隔图案ssp电分离且物理分离。例如，串选择线ssl可以围绕布置成两列的上垂直沟道结构vc2。串选择线分隔图案ssp在俯视图中可以具有波浪形状或z字形形状。在本公开的一示例性实施方式中，串选择线ssl可以形成在一个水平或多个水平处。例如，串选择线ssl可以在将要描述的单元堆叠cs上方形成在一个水平处或形成在一个水平和直接在所述一个水平下方的另一个水平处，该单元堆叠cs包括位于不同水平处的多个字线。

位线bl可以在与串选择线ssl和串选择线分隔图案ssp的延伸方向垂直的方向上延伸。例如，位线bl可以在行方向上延伸，串选择线ssl和串选择线分隔图案ssp可以在列方向上延伸。例如，串选择线分隔图案ssp可以不是呈直线而是以波浪形状或z字形形状在列方向上延伸。位线bl可以与沿行方向布置在相同的线上的上垂直沟道结构vc2重叠。例如，与位线bl布置在相同的线上的多个上垂直沟道结构vc2可以每个电连接到其上方的位线bl。

字线分隔结构ws可以在列方向上延伸。将参照其他附图更详细地描述上述元件。

图2a至图2i是各自根据本公开的一示例性实施方式的三维存储器件100a-100i的纵向剖视图，例如沿图1的线i-i'截取的纵向剖视图。

参照图2a，根据本公开的一示例性实施方式的三维存储器件100a可以包括设置在衬底10上的逻辑电路层11、公共源极层25、单元堆叠cs以及下垂直沟道结构vc1、上垂直沟道结构vc2、串选择线栅电极50、串选择线分隔图案ssp、垫图案70、垫间隔物75、上绝缘层80、盖绝缘层87、通路插塞88和位线bl。三维存储器件100a还可以包括位于单元堆叠cs与串选择线栅电极50之间的下缓冲绝缘层48、将单元堆叠cs分开的字线分隔绝缘层83、以及与公共源极层25连接的公共源极插塞85。

衬底10可以包括硅(si)晶片。在本公开的一示例性实施方式中，衬底10可以包括外延生长的材料层，诸如例如硅(si)层、硅锗(sige)层或硅碳化物(sic)层。在本公开的一示例性实施方式中，衬底10可以包括绝缘体上硅(soi)。在本公开的一示例性实施方式中，衬底10可以包括iii-v族化合物，诸如例如镓磷化物(gap)、镓砷化物(gaas)、镓锑化物(gasb)等。

逻辑电路层11可以包括晶体管12、金属互连17和下绝缘层20。例如，晶体管12可以包括形成在由隔离区域限定的有源区域中的源极/漏极区域和沟道区域，并且可以包括形成在衬底10上的栅极绝缘层、栅电极、栅极盖层和栅极间隔物。金属互连17可以包括垂直延伸的接触插塞图案和水平延伸的水平线图案。金属互连17的接触插塞图案可以与晶体管12的源极/漏极区域接触。

下绝缘层20可以覆盖晶体管12和金属互连17，并且可以包括例如硅氧化物(sio2)层、硅氮化物(si3n4)层和其组合中的至少一种。

公共源极层25可以形成为在下绝缘层20上水平地延伸。例如，公共源极层25可以包括n-掺杂的多晶硅(p-si)。在俯视图中，公共源极层25可以具有板形状或线形状。

单元堆叠cs可以设置在公共源极层25上，并且可以包括交替堆叠的多个模制层31和多个字线81。模制层31可以包括硅氧化物(sio2)。多个字线81可以每个包括屏障层和电极层。屏障层可以包括阻挡绝缘层和扩散屏障层。例如，阻挡绝缘层可以包括具有相对高的功函数的绝缘体，诸如铝氧化物(al2o3)。扩散屏障层可以包括导电的金属化合物，诸如钛氮化物(tin)。电极层可以包括金属，诸如钨(w)。

屏障层和电极层将参照其他附图再次描述。

串选择线栅电极50可以设置在单元堆叠cs上。串选择线栅电极50可以包括下串选择线栅电极51和上串选择线栅电极52。下串选择线栅电极51的侧壁和上串选择线栅电极52的侧壁可以垂直地对准。在本说明书中，词语“侧壁(sidewalls)”可以意思是“一侧壁(asidewall)”，反之亦然。串选择线分隔图案ssp可以与下串选择线栅电极51的侧壁和上串选择线栅电极52的侧壁接触。下串选择线栅电极51可以包括含磷(p)和/或砷(as)的n-掺杂的多晶硅。上串选择线栅电极52可以包括金属硅化物。例如，上串选择线栅电极52可以是串选择线栅电极50的上部，下串选择线栅电极51可以是串选择线栅电极50的下部。上串选择线栅电极52可以包括例如镍硅化物(nisi)、钛硅化物(tisi)、钴硅化物(cosi)、钨硅化物(wsi)和其他金属硅化物材料中的至少一种。因为具有金属硅化物的上串选择线栅电极52形成在包括n-掺杂的多晶硅(p-si)的下串选择线栅电极51的上表面上，所以可以形成足够厚度的金属硅化物电极而与和另一相邻串选择线栅电极50间隔开的距离无关。例如，厚的金属硅化物电极可以形成于在其间具有小的分隔距离的两个相邻的串选择线栅电极50中的每个的上部中。因此，由于比n-掺杂的多晶硅(p-si)更导电的金属硅化物的形成，可以降低串选择线栅电极50的电阻。上串选择线栅电极52的上表面可以包括突出部分和凹入部分。例如，与上垂直沟道结构vc2相邻的部分可以突出，与上垂直沟道结构vc2间隔开的部分可以凹入。在俯视图中，上串选择线栅电极52的突出部分可以具有围绕上垂直沟道结构vc2的光盘(disc)形状。

设置在单元堆叠cs与串选择线栅电极50之间的下缓冲绝缘层48可以包括硅氧化物(sio2)。

串选择线分隔图案ssp可以设置在串选择线栅电极50之间，以在物理上且在材料上将串选择线栅电极50分开。进一步参照图1，串选择线分隔图案ssp可以在列方向上呈波浪形状或z字形形状延伸。因此，串选择线分隔图案ssp可以具有坝形状或壁形状。串选择线分隔图案ssp可以包括硅氧化物(sio2)。在本公开的一示例性实施方式中，串选择线分隔图案ssp可以包括与下缓冲绝缘层48的材料相同的材料。

下垂直沟道结构vc1可以具有垂直地穿透单元堆叠cs(例如，模制层31和字线81)以连接到公共源极层25的柱形状，并且可以包括存储层41、下沟道层45和下间隙填充图案47。下沟道层45可以围绕下间隙填充图案47，存储层41可以围绕下沟道层45。例如，下垂直沟道结构vc1可以包括：存储层41，其共形地形成在下垂直沟道孔的内壁上，该下垂直沟道孔垂直地穿透模制层31和字线81以暴露公共源极层25；下沟道层45，其共形地形成在存储层41的内壁上；以及下间隙填充图案47，其形成在下沟道层45的内壁上以填充下垂直沟道孔。将参照其他附图更详细地描述存储层41。

下沟道层45可以包括未掺杂的多晶硅(p-si)。下垂直沟道结构vc1的底端可以突出到公共源极层25中。例如，存储层41、下沟道层45和下间隙填充图案47可以延伸到公共源极层25中，并且下沟道层45可以与公共源极层25连接。下间隙填充图案47的上部可以位于比存储层41的上部的水平低的水平处。

上垂直沟道结构vc2可以垂直地穿透串选择线栅电极50和下缓冲绝缘层48以连接到下垂直沟道结构vc1的上部，并且可以包括绝缘衬垫61、上沟道层65和上间隙填充图案67。上沟道层65可以围绕上间隙填充图案67的侧壁，绝缘衬垫61可以围绕上沟道层65的侧壁。上垂直沟道结构vc2可以包括具有第一宽度的下部和具有第二宽度的上部，且第一宽度大于第二宽度。

绝缘衬垫61可以设置在上沟道层65与串选择线栅电极50之间，以围绕上沟道层65的侧壁。绝缘衬垫61可以包括硅氧化物(sio2)、或诸如铪氧化物(hfo2)的高k电介质层。例如，串选择线栅电极50可以是串选择线ssl(见图1)，并且绝缘衬垫61可以是串选择线栅电极50的栅极绝缘层。

上沟道层65可以包括：第一上沟道层65a，其垂直地穿透串选择线栅电极50；第二上沟道层65b，其共形地垂直地形成在下垂直沟道结构vc1的上部的存储层41的内壁上；以及第三上沟道层65c，其共形地水平地形成在下垂直沟道结构vc1的下间隙填充图案47的上表面上。例如，第一上沟道层65a和第二上沟道层65b可以垂直地延伸，第三上沟道层65c可以水平地延伸。下沟道层45和第二上沟道层65b可以垂直地对准。例如，绝缘衬垫61可以围绕第一上沟道层65a的侧壁，使得绝缘衬垫61和第一上沟道层65a可以彼此直接接触。存储层41可以围绕第二上沟道层65b的侧壁，使得存储层41和第二上沟道层65b可以彼此直接接触。第三上沟道层65c可以设置在下间隙填充图案47与上间隙填充图案67之间，使得第三上沟道层65c和下间隙填充图案47可以彼此直接接触。因此，下间隙填充图案47和上间隙填充图案67可以通过第三上沟道层65c分开。在本公开的一示例性实施方式中，上沟道层65的上部(例如，第一上沟道层65a的上部)可以包括n型杂质，例如n-掺杂的多晶硅(p-si)。第一上沟道层65a的下部、第二上沟道层65b和第三上沟道层65c可以包括未掺杂的多晶硅(p-si)。

存储层41可以围绕下沟道层45的外壁和第二上沟道层65b的外壁。第二上沟道层65b可以水平地延伸到下缓冲绝缘层48的下表面上，以连接到第一上沟道层65a。例如，第二上沟道层65b可以在下垂直沟道结构vc1的上部的存储层41的内壁上垂直地延伸，并且可以弯曲并在下缓冲绝缘层48的下表面上延伸。第二上沟道层65b和/或第三上沟道层65c可以连接到下沟道层45。例如，上沟道层65可以具有酒瓶(decanter)形状或酒壶(flagon)形状。上间隙填充图案67可以由上沟道层65围绕。上间隙填充图案67可以包括具有相对宽的宽度(或直径)和小的高度的下部以及具有相对窄的宽度(或直径)和大的高度的上部。例如，上间隙填充图案67的上部可以由第一上沟道层65a围绕，上间隙填充图案67的下部可以由第二上沟道层65b围绕。上间隙填充图案67的上部可以具有第三宽度，该第三宽度比上间隙填充图案67的下部的第四宽度窄。例如，上间隙填充图案67的下部可以具有与下间隙填充图案47的水平宽度(或直径)相似的水平宽度(或直径)。

垫图案70可以设置在上垂直沟道结构vc2上。例如，垫图案70可以设置在上垂直沟道结构vc2与位线bl之间。垫图案70可以包括下垫图案71和上垫图案72。下垫图案71的外表面、上垫图案72的外表面和第一上沟道层65a的外表面可以垂直地对准。例如，下垫图案71的外表面、上垫图案72的外表面和第一上沟道层65a的外表面可以垂直地共面。下垫图案71可以包括n-掺杂的多晶硅(p-si)，上垫图案72可以包括金属硅化物。下垫图案71和上沟道层65可以包括相同的材料，例如n-掺杂的多晶硅(p-si)。在本公开的一示例性实施方式中，上垫图案72可以是垫图案70的成为硅化物的上部。例如，上垫图案72的金属硅化物可以通过金属渗透到包括n-掺杂的多晶硅(p-si)的将要描述的初步垫图案的上部中而形成。

位线bl可以包括金属，诸如钨(w)。参照图1，位线bl可以在行方向上水平地延伸。通路插塞88可以设置在位线bl与上垂直沟道结构vc2之间。通路插塞88可以包括金属，诸如钨(w)。通路插塞88可以与上垫图案72直接接触，并且可以具有柱形状。

垫间隔物75可以设置在上串选择线栅电极52的突出部分上，以围绕上垂直沟道结构vc2的上部的侧壁。垫间隔物75还可以围绕垫图案70的侧壁和通路插塞88的侧壁。在俯视图中，垫间隔物75可以具有光盘形状。

上绝缘层80可以覆盖串选择线栅电极50和垫间隔物75，并且可以围绕通路插塞88的侧壁。上绝缘层80可以包括与串选择线分隔图案ssp的材料相同的材料。因此，上绝缘层80与串选择线分隔图案ssp之间的界面被省略。例如，在这种情况下，在上绝缘层80与串选择线分隔图案ssp之间没有界面。

将参照其他附图描述上绝缘层80与串选择线分隔图案ssp之间的界面。

上绝缘层80可以包括与垫间隔物75的材料相同的材料。因此，上绝缘层80与垫间隔物75之间的界面由虚线指示。例如，在这种情况下，在上绝缘层80与垫间隔物75之间没有真实的界面。

字线分隔绝缘层83可以共形地形成在字线分隔沟槽的侧壁上，该字线分隔沟槽垂直地穿透单元堆叠cs以暴露公共源极层25。将参照其他附图描述字线分隔沟槽。

字线分隔绝缘层83可以包括绝缘材料，诸如例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、铝氧化物(al2o3)或其他绝缘材料。参照图1，字线分隔绝缘层83可以具有沿着字线分隔结构ws的边界线在列方向上延伸的坝形状或壁形状。

公共源极插塞85可以包括由字线分隔绝缘层83围绕的导体。例如，公共源极插塞85可以包括低电阻金属，诸如例如钨(w)、钛(ti)、钽(ta)、铂(pt)或其他金属。进一步参照图1，公共源极插塞85可以具有填充字线分隔结构ws的内部并在列方向上延伸的坝形状或壁形状。公共源极插塞85可以电连接到公共源极层25。在本公开的一示例性实施方式中，公共源极插塞85可以在列方向上延伸以将字线81中的相邻的字线分开，然而，公共源极插塞85可以与字线81电绝缘，因为公共源极插塞85的侧壁可以由字线分隔绝缘层83覆盖。

因为串选择线栅电极50的上部和垫图案70的上部由金属硅化物形成，以具有比多晶硅(p-si)的电阻低的电阻并防止相邻部件之间的电桥接，所以以上参照图2a描述的三维存储器件100a可以提供高性能并保持可靠性。

参照图2b，与图2a所示的三维存储器件100a相比，根据本公开的一示例性实施方式的三维存储器件100b可以不包括盖绝缘层87和通路插塞88。例如，在三维存储器件100b中，盖绝缘层87和通路插塞88可以被省略。垫图案70的上垫图案72可以与位线bl直接接触。公共源极插塞85可以凹入得比垫图案70的上垫图案72低。例如，公共源极插塞85的顶表面可以位于比上垫图案72的底表面的水平低的水平处。例如，与图2a所示的三维存储器件100a不同，三维存储器件100b可以进一步包括设置在公共源极插塞85与位线bl之间的塞绝缘层86。其他未描述的元件可以参照图2a来理解。

参照图2c，与图2a和图2b所示的三维存储器件100a和100b相比，根据本公开的一示例性实施方式的三维存储器件100c可以具有拥有平坦上表面的上串选择线栅电极52。例如，串选择线栅电极50的上串选择线栅电极52的上表面可以是平坦的而不凹入。其他未描述的元件可以参照图2a和图2b来理解。

参照图2d，与图2c所示的三维存储器件100c相比，根据本公开的一实施方式的三维存储器件100d可以进一步包括塞绝缘层86。塞绝缘层86可以设置在公共源极插塞85与位线bl之间。与图2c所示的三维存储器件100c相比，三维存储器件100d可以不包括盖绝缘层87和通路插塞88。垫图案70的上垫图案72可以与位线bl直接接触。塞绝缘层86可以在参照图1的列方向上延伸。其他未描述的元件可以参照图2a-2c来理解。

参照图2e和图2f，与图2a至图2d所示的三维存储器件100a-100d相比，各自根据本公开的一示例性实施方式的三维存储器件100e和100f可以各自包括位于下垂直沟道结构vc1与串选择线栅电极50之间的下缓冲绝缘层48和上缓冲绝缘层49。字线分隔绝缘层83的顶表面和公共源极插塞85的顶表面以及下缓冲绝缘层48的顶表面可以共面。在图2f中，与图2e所示的三维存储器件100e相比，三维存储器件100f可以不具有通路插塞88。其他未描述的元件可以参照图2a-2d来理解。

参照图2g至图2i，与图2a至图2f所示的三维存储器件100a-100f相比，各自根据本公开的一示例性实施方式的三维存储器件100g-100i可以不包括逻辑电路层11。此外，公共源极层25可以直接形成在衬底10上。例如，公共源极层25可以设置在衬底10与单元堆叠cs之间，且如图2a-2f所示在公共源极层25与衬底10之间插置有逻辑电路层11、或如图2g-2i所示在公共源极层25与衬底10之间没有插置逻辑电路层11。下垂直沟道结构vc1的下沟道层45和公共源极层25可以直接连接。底部存储层41x和底部下沟道层45x可以部分地设置在下垂直沟道结构vc1的底部。底部存储层41x和底部下沟道层45x可以突出到衬底10中。下垂直沟道结构vc1的存储层41和底部存储层41x可以由公共源极层25分开。例如，下垂直沟道结构vc1可以包括突出到衬底10中的突出部分且底部存储层41x设置在该突出部分处。下垂直沟道结构vc1的突出部分可以对应于衬底10的凹入部分。参照图2g，位线bl可以直接形成在上垫图案72上。参照图2h，通路插塞88可以形成在上垫图案72与位线bl之间。参照图2i，上串选择线栅电极52可以具有平坦的顶表面。在本公开的一示例性实施方式中，图2i的通路插塞88可以被省略。其他未描述的元件可以参照图2a-2f来理解。

与以上描述的三维存储器件100a类似，因为串选择线栅电极50的上部和垫图案70的上部由金属硅化物形成，以具有比多晶硅(p-si)的电阻低的电阻并防止相邻部件之间的电桥接，所以以上描述的三维存储器件100b-100i可以提供高性能并保持可靠性。

图3至图25是示出根据本公开的一示例性实施方式的制造三维存储器件的方法的示图。图3-5和图22-25是与图1的线i-i'对应的纵向剖视图。图6至图21是图5的区域a的放大视图。

参照图3，根据本公开的一示例性实施方式的制造三维存储器件的方法可以包括在衬底10上形成逻辑电路层11、在逻辑电路层11上形成公共源极层25以及在公共源极层25上形成模制堆叠ms。

衬底10可以包括硅(si)晶片。在本公开的一示例性实施方式中，衬底10可以包括例如外延层、绝缘体上硅(soi)层或其他半导体材料层。

逻辑电路层11的形成可以包括在衬底10上形成晶体管12和金属互连17、以及形成覆盖晶体管12和金属互连17的下绝缘层20。下绝缘层20可以包括硅氧化物(sio2)、硅氮化物(si3n4)和其组合中的至少一种。

公共源极层25的形成可以包括执行沉积工艺以形成含诸如例如磷(p)或砷(as)的n型杂质的n-掺杂的多晶硅(p-si)。

模制堆叠ms的形成可以包括通过执行沉积工艺交替地堆叠多个模制层31和多个牺牲层32。模制层31可以包括诸如硅氧化物(sio2)的绝缘体。牺牲层32可以包括相对于公共源极层25和模制层31的材料具有蚀刻选择性的材料。例如，牺牲层32可以包括例如硅氮化物(si3n4)、硅氮氧化物(sion)、硅碳化物(sic)、硅锗(sige)和其他绝缘体中的一种。

参照图4，该方法可以包括形成垂直地穿透模制堆叠ms以连接到公共源极层25的下垂直沟道结构vc1。下垂直沟道结构vc1的形成可以包括形成垂直地穿透模制堆叠ms以暴露公共源极层25的下垂直沟道孔、以及在下垂直沟道孔中形成存储层41、下沟道层45和下间隙填充图案47。

存储层41的形成可以包括在下垂直沟道孔的内表面和底表面上共形地形成存储材料层至预定的厚度、以及执行回蚀刻工艺以部分地去除在下垂直沟道孔的底表面上的存储材料层。存储层41可以形成在下垂直沟道孔的底表面和侧壁上以具有其中央下表面开口的形状。例如，在下垂直沟道孔的底表面上的存储层41的中央部分可以被去除。

下沟道层45的形成可以包括在存储层41的内表面上共形地形成沟道材料层至预定的厚度以不完全地填充下垂直沟道孔、以及执行回蚀刻工艺以部分地去除在下垂直沟道孔的底表面上的沟道材料层。下沟道层45可以包括本征半导体材料。例如，下沟道层45可以包括未掺杂的多晶硅(p-si)。下沟道层45可以与公共源极层25直接接触。

下间隙填充图案47的形成可以包括在下沟道层45的内表面上形成下间隙填充绝缘体以充分地填充下垂直沟道孔的剩余部分、以及执行诸如化学机械抛光(cmp)的平坦化工艺。例如，下间隙填充图案47可以包括硅氧化物(sio2)。模制堆叠ms的上表面和下垂直沟道结构vc1的上表面可以共面。

参照图5，该方法可以包括在模制堆叠ms和下垂直沟道结构vc1上形成下缓冲绝缘层48、以及在下缓冲绝缘层48上形成初步串选择线栅电极50p。下缓冲绝缘层48的形成可以包括通过执行沉积工艺完全形成硅氧化物(sio2)层以完全覆盖模制堆叠ms和下垂直沟道结构vc1。初步串选择线栅电极50p的形成可以包括在下缓冲绝缘层48上形成串选择线栅极材料层、以及形成串选择线分隔沟槽sst以将串选择线栅极材料层分开。串选择线分隔沟槽sst可以布置在下垂直沟道结构vc1之间，以在参照图1的俯视图中具有波浪形状或z字形形状。

参照图6，该方法可以包括在初步串选择线栅电极50p上形成牺牲缓冲绝缘层55、以及在牺牲缓冲绝缘层55上形成掩模图案56。牺牲缓冲绝缘层55可以包括硅氧化物(sio2)，掩模图案56可以包括硅氮化物(si3n4)以相对于牺牲缓冲绝缘层55的硅氧化物(sio2)具有蚀刻选择性。填充在串选择线分隔沟槽sst中的牺牲缓冲绝缘层55可以形成为串选择线分隔图案ssp。

存储层41可以包括阻挡屏障层42、电荷陷阱层43和隧道绝缘层44。例如，阻挡屏障层42和隧道绝缘层44可以包括硅氧化物(sio2)，电荷陷阱层43可以包括硅氮化物(si3n4)或高介电金属氧化物。例如，阻挡屏障层42、电荷陷阱层43和隧道绝缘层44可以依次形成在下垂直沟道孔的内部侧表面上、以及在公共源极层25的凹入部分中在下垂直沟道孔的底表面的一部分上。

参照图7，该方法可以包括形成与下垂直沟道结构vc1垂直对准的上垂直沟道孔h。例如，上垂直沟道孔h和下垂直沟道结构vc1可以重叠并同心地布置。上垂直沟道孔h的下端可以使下间隙填充图案47的上部部分地凹入，因此可以暴露下垂直沟道结构vc1的下间隙填充图案47。

参照图8，该方法可以包括在上垂直沟道孔h的内表面上形成绝缘衬垫61和牺牲衬垫62。绝缘衬垫61和牺牲衬垫62可以通过执行沉积工艺共形地形成为具有不完全填充上垂直沟道孔h的厚度。可以执行回蚀刻工艺以部分地去除在上垂直沟道孔h的底表面上的绝缘衬垫61和牺牲衬垫62。绝缘衬垫61和牺牲衬垫62可以具有圆筒形状或吸管形状。例如，在俯视图中，上垂直沟道孔h可以具有圆形形状，绝缘衬垫61和牺牲衬垫62可以每个具有光盘形状。绝缘衬垫61可以包括硅氧化物(sio2)，牺牲衬垫62可以包括多晶硅(p-si)。因此，牺牲衬垫62可以相对于绝缘衬垫61具有蚀刻选择性。绝缘衬垫61和牺牲衬垫62可以沿着上垂直沟道孔h的侧壁延伸到下垂直沟道结构vc1中。牺牲衬垫62的底端可以不与下间隙填充图案47接触。例如，绝缘衬垫61的一部分可以形成在牺牲衬垫62的下端与下间隙填充图案47之间。绝缘衬垫61、牺牲缓冲绝缘层55、下缓冲绝缘层48和下间隙填充图案47可以包括相同的材料。例如，绝缘衬垫61与牺牲缓冲绝缘层55之间的界面、绝缘衬垫61与下缓冲绝缘层48之间的界面以及绝缘衬垫61与下间隙填充图案47之间的界面可以消失。例如，在这种情况下，在绝缘衬垫61、牺牲缓冲绝缘层55、下缓冲绝缘层48和下间隙填充图案47之中的彼此接触的任何两个相邻的元件之间可以观察不到清晰的界面。

参照图9，该方法可以包括执行湿蚀刻工艺以使绝缘衬垫61的上部凹入并去除下垂直沟道结构vc1的下间隙填充图案47的上部。绝缘衬垫61和下间隙填充图案47可以由相同的材料形成，因此可以通过相同的湿蚀刻工艺被去除。在该工艺期间，绝缘衬垫61的下部也可以被去除。因此，围绕牺牲衬垫62的上部的环形凹陷ra可以形成在牺牲衬垫62与掩模图案56之间，并且空位va可以形成在下垂直沟道结构vc1的上部。牺牲衬垫62的上部和下部可以通过去除其侧壁上的绝缘衬垫61而分别向上和向下突出。空位va的下表面可以位于在最上面的牺牲层32a与第二最上面的牺牲层32b之间的第二最上面的模制层31b的中间水平处。空位va的上表面可以位于与最上面的模制层31a的上表面的水平相同的水平处。空位va也可以暴露下垂直沟道结构vc1的下沟道层45。

参照图10，该方法可以包括执行湿蚀刻工艺以去除在上垂直沟道孔h中的牺牲衬垫62和暴露在空位va中的下沟道层45。牺牲衬垫62和下沟道层45可以由相同的材料形成，因此可以通过相同的湿蚀刻工艺被去除。存储层41的隧道绝缘层44可以部分地暴露在空位va的侧壁上。下沟道层45的顶端和下间隙填充图案47的上表面可以暴露在空位va的下表面上。例如，绝缘衬垫61可以仅保留在上垂直沟道孔h的内表面上。

参照图11，该方法可以包括在上垂直沟道孔h和空位va中共形地形成上沟道层65。上沟道层65可以包括未掺杂的多晶硅(p-si)。例如，上沟道层65和下沟道层45可以由相同的材料形成。上沟道层65可以包括：第一上沟道层65a，其形成在上垂直沟道孔h中的绝缘衬垫61上；第二上沟道层65b，其形成在暴露于空位va中的隧道绝缘层44的侧壁上；以及第三上沟道层65c，其形成在下间隙填充图案47的上表面上。例如，在空位va中，上沟道层65可以形成在隧道绝缘层44的暴露的表面、下间隙填充图案47的暴露的上表面、下沟道层45的暴露的顶端、下缓冲绝缘层48的暴露的下表面和绝缘衬垫61的暴露的底端上。上沟道层65可以形成在绝缘衬垫61的顶端以及掩模图案56的暴露的侧壁和暴露的上表面上。因此，下沟道层45和上沟道层65可以彼此电连接且物理连接。

参照图12，该方法可以包括在空位va和上垂直沟道孔h中形成上间隙填充图案67。上间隙填充图案67可以填充空位va以覆盖空位va中的上沟道层65的表面。上间隙填充图案67的形成在空位va中的下部可以具有比上间隙填充图案67的形成在上垂直沟道孔h中的上部的宽度宽的宽度。在本公开的一示例性实施方式中，空隙vb可以形成在空位va中。例如，空隙vb可以形成在上间隙填充图案67的下部中。上间隙填充图案67可以包括硅氧化物(sio2)。

参照图13，该方法可以包括执行回蚀刻工艺以部分地去除上间隙填充图案67的上部从而在上垂直沟道孔h中形成凹陷rb。凹陷rb的下表面可以定位在牺牲缓冲绝缘层55的中间水平处。上沟道层65可以部分地暴露在凹陷rb的侧壁上。

参照图14，该方法可以包括通过执行沉积工艺在凹陷rb中形成垫材料层70a。垫材料层70a可以包括n-掺杂的多晶硅(p-si)。因为垫材料层70a和上沟道层65彼此接触并连接，所以垫材料层70a中的n型杂质可以向外扩散到可包括未掺杂的多晶硅(p-si)的上沟道层65中。n型杂质的扩散距离可以位于比初步串选择线栅电极50p的中间水平高的水平处。例如，初步串选择线栅电极50p和包括扩散的n型杂质的上沟道层65可以水平地彼此重叠。

参照图15，该方法可以包括通过执行诸如cmp的平坦化工艺形成初步垫图案70p。在cmp工艺期间，可以去除掩模图案56、在掩模图案56的顶表面上的材料以及在上垂直沟道孔h的上部中的材料。初步垫图案70p的上表面、绝缘衬垫61的顶端和牺牲缓冲绝缘层55的上表面可以共面。

参照图16，该方法可以包括例如通过执行回蚀刻工艺去除绝缘衬垫61的上部和牺牲缓冲绝缘层55。在去除绝缘衬垫61的上部和牺牲缓冲绝缘层55之后，可以暴露初步垫图案70p的表面、上沟道层65的上侧壁、剩余的绝缘衬垫61的顶端、初步串选择线栅电极50p的上表面和串选择线分隔图案ssp的上表面。

参照图17，该方法可以包括通过执行沉积工艺完全形成间隔物材料层75a。例如，间隔物材料层75a可以共形地形成在全部的暴露表面上，例如在初步垫图案70p的表面、上沟道层65的上侧壁、绝缘衬垫61的顶端、初步串选择线栅电极50p的上表面和串选择线分隔图案ssp的上表面上。间隔物材料层75a可以包括硅氧化物(sio2)。

参照图18，该方法可以包括通过执行回蚀刻工艺形成垫间隔物75。垫间隔物75可以形成为围绕初步垫图案70p的侧壁和上沟道层65的上侧壁，并形成在初步串选择线栅电极50p的上表面的与绝缘衬垫61相邻的部分上。

参照图19，该方法可以包括通过使用垫间隔物75作为蚀刻掩模执行蚀刻工艺使初步垫图案70p的上表面和初步串选择线栅电极50p的上表面凹入。例如，初步串选择线栅电极50p的顶表面可以部分地凹入，使得初步串选择线栅电极50p可以包括突出部分和凹入部分。串选择线分隔图案ssp的上部可以从凹入的初步串选择线栅电极50p的上表面向上突出。

参照图20，该方法可以包括通过执行成为硅化物的工艺形成垫图案70和串选择线栅电极50。包括下垫图案71和上垫图案72的垫图案70可以通过使初步垫图案70p的上部成为硅化物而形成，包括下串选择线栅电极51和上串选择线栅电极52的串选择线栅电极50可以通过使初步串选择线栅电极50p的暴露的上部成为硅化物而形成。因为上串选择线栅电极52形成在初步串选择线栅电极50p的上部中，所以上串选择线栅电极52可以包括突出部分和凹入部分。上串选择线栅电极52的突出部分可以围绕上垂直沟道结构vc2的侧壁。下垫图案71和下串选择线栅电极51可以包括n-掺杂的多晶硅(p-si)，上垫图案72和上串选择线栅电极52可以包括金属硅化物。例如，上垫图案72和上串选择线栅电极52可以包括例如镍硅化物(nisi)、钛硅化物(tisi)、钴硅化物(cosi)、钨硅化物(wsi)和其他金属硅化物中的至少一种。在本公开的一示例性实施方式中，上垫图案72和上串选择线栅电极52可以包括镍硅化物(nisi)。镍硅化物(nisi)通过镍(ni)原子渗透到硅(si)中而形成，使得多晶硅(p-si)图案的体积可以不增大。因此，可以防止由于体积的膨胀而导致的上垫图案72和上串选择线栅电极52的结构不稳定性和桥接现象。而且，因为初步垫图案70p的上表面和初步串选择线栅电极50p的上表面被凹入并且对初步垫图案70p的上部和初步串选择线栅电极50p的上部执行成为硅化物的工艺，所以金属硅化物的体积膨胀可以受到限制以仅允许向上膨胀，并且可以不发生使相邻的元件(例如相邻的上串选择线栅电极52)之间的间隔变窄而形成桥的侧向膨胀。

参照图21，该方法可以包括通过执行沉积工艺形成上绝缘层80。上绝缘层80和垫间隔物75可以包括相同的材料。因此，上绝缘层80与垫间隔物75之间的界面可以消失。例如，在上绝缘层80与垫间隔物75之间可以没有界面。上绝缘层80和串选择线分隔图案ssp可以包括相同的材料。因此，上绝缘层80与串选择线分隔图案ssp之间的界面可以消失。例如，在上绝缘层80与串选择线分隔图案ssp之间可以没有界面。

参照图22，该方法可以包括形成字线分隔沟槽wst。在本公开的一示例性实施方式中，字线分隔沟槽wst可以形成为在多个垂直沟道结构vc1和vc2之间在列方向(见图1)上延伸，多个字线分隔沟槽wst可以被形成并在行方向上彼此间隔开。例如，参照图1和图22，在行方向上在同一线上的四个垂直沟道结构vc1和vc2可以位于彼此相邻的两个字线分隔沟槽wst之间。字线分隔沟槽wst的形成可以包括执行蚀刻工艺以垂直地穿透上绝缘层80、下缓冲绝缘层48和模制堆叠ms从而暴露公共源极层25。虽然未在图22中示出，但是在本公开的一示例性实施方式中，空隙vb可以像图21中那样形成在上间隙填充图案67的下部中。

参照图23，该方法可以包括去除牺牲层32以及形成字线81。牺牲层32的去除可以包括执行湿蚀刻工艺以通过字线分隔沟槽wst去除牺牲层32。字线81的形成可以包括在其中已去除了牺牲层32的空间中形成屏障材料层和电极材料层、以及执行回蚀刻工艺。屏障材料层可以包括：阻挡绝缘材料，诸如例如铝氧化物(al2o3)、铪氧化物(hfo2)等；以及导电屏障材料，诸如例如钛氮化物(tin)、钽氮化物(tan)等。电极材料层可以包括金属，诸如例如钨(w)、钛(ti)、钽(ta)、铂(pt)等。

参照图24，该方法可以包括在字线分隔沟槽wst的内侧壁上形成字线分隔绝缘层83、以及在字线分隔绝缘层83的内侧壁上形成公共源极插塞85以填充字线分隔沟槽wst的剩余部分。公共源极插塞85可以具有坝形状。该方法还可以包括通过执行诸如cmp的平坦化工艺平坦化字线分隔绝缘层83的顶表面、公共源极插塞85的顶表面和上绝缘层80的顶表面。公共源极插塞85可以电连接到公共源极层25，但是与字线81电绝缘，因为公共源极插塞85的侧壁可以由字线分隔绝缘层83覆盖。

参照图25，该方法可以包括在上绝缘层80上形成盖绝缘层87、以及形成通路插塞88。盖绝缘层87可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)和其他绝缘体中的至少一种。通路插塞88的形成可以包括形成垂直地穿透盖绝缘层87和上绝缘层80以暴露上垫图案72的顶表面的通路孔、以及用导电材料填充通路孔的内部。例如，通路插塞88可以包括金属，诸如钨(w)。

随后，参照图2a，该方法可以包括在盖绝缘层87上形成连接到通路插塞88的位线bl。

图26和图27示出根据本公开的一示例性实施方式的制造三维存储器件的方法。图26和图27是与图1的线i-i'对应的纵向剖视图。

参照图26，根据本公开的一示例性实施方式的制造三维存储器件的方法可以包括执行参照图3至图24描述的工艺，并且还包括执行回蚀刻工艺以使公共源极插塞85的顶表面凹入从而形成凹入的空间rc。公共源极插塞85的凹入的顶表面可以位于充分地低于上垫图案72的顶表面的水平处。

参照图27，该方法可以包括在凹入的空间rc中填充塞绝缘体、以及执行诸如cmp的平坦化工艺以暴露上垫图案72的顶表面并形成塞绝缘层86。随后，参照图2b，该方法可以包括在上绝缘层80上形成与上垫图案72直接接触的位线bl。

图28是用于描述根据本公开的一示例性实施方式的制造三维存储器件的方法的示图。图28是与图5的区域a对应的放大视图。

参照图28，根据本公开的一示例性实施方式的制造三维存储器件的方法可以包括执行参照图3至图18描述的工艺，并且还包括执行成为硅化物的工艺以形成垫图案70和串选择线栅电极50。垫图案70的顶表面和串选择线栅电极50的顶表面可以不被凹入。因为对初步串选择线栅电极50p的上部执行成为硅化物的工艺，所以金属硅化物的体积膨胀可以受到限制以仅允许向上扩大，并且可以不发生使相邻的部件(例如相邻的上串选择线栅电极52)之间的间隔变窄而形成桥的侧向膨胀。随后，该方法可以包括执行参照图21至图25描述的工艺、以及参照图2c在盖绝缘层87上形成连接到通路插塞88的位线bl。

在本公开的一示例性实施方式中，该方法可以包括执行参照图21-24和图26-27描述的工艺、以及参照图2d在上绝缘层80上形成与上垫图案72直接接触的位线bl。

图29和图30是用于描述根据本公开的一示例性实施方式的形成三维存储器件的方法的示图。图29和图30是与图1的线i-i'对应的纵向剖视图。

参照图29，根据本公开的一示例性实施方式的制造三维存储器件的方法可以包括执行参照图3和图4描述的工艺、在下垂直沟道结构vc1和模制堆叠ms上形成下缓冲绝缘层48、以及形成字线分隔沟槽wst。

参照图30，该方法可以包括执行参照图23描述的工艺以形成字线81和参照图24描述的工艺以形成字线分隔绝缘层83和公共源极插塞85、以及形成上缓冲绝缘层49。上缓冲绝缘层49可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)和其他绝缘体中的至少一种。在本公开的一示例性实施方式中，上缓冲绝缘层49可以包括与下缓冲绝缘层48的材料相同的材料。

随后，该方法可以包括执行参照图5至图21描述的工艺、以及参照图2e形成通路插塞88和位线bl。

在本公开的一示例性实施方式中，该方法可以包括执行参照图5至图21描述的工艺和参照图27描述的工艺(例如图27的cmp工艺)、以及参照图2f在上绝缘层80上形成与上垫图案72直接接触的位线bl。

图31至图37是示出根据本公开的一示例性实施方式的形成三维存储器件的方法的视图。图31至图37是与图1的线i-i'对应的纵向剖视图。

参照图31，根据本公开的一示例性实施方式的形成三维存储器件的方法可以包括在衬底10上形成牺牲源极绝缘层21、以及在牺牲源极绝缘层21上形成第一初步公共源极层25p1。牺牲源极绝缘层21可以包括下牺牲源极绝缘层22、中间牺牲源极绝缘层23和上牺牲源极绝缘层24。例如，下牺牲源极绝缘层22和上牺牲源极绝缘层24可以包括硅氧化物(sio2)，中间牺牲源极绝缘层23可以包括硅氮化物(si3n4)。模制堆叠ms可以包括模制层31和牺牲层32。如上所述，模制层31可以包括硅氧化物(sio2)，牺牲层32可以包括硅氮化物(si3n4)。第一初步公共源极层25p1可以包括未掺杂的多晶硅(p-si)或n-掺杂的多晶硅(p-si)。

参照图32，该方法可以包括：形成下垂直沟道结构vc1，其垂直地穿透模制堆叠ms、第一初步公共源极层25p1和牺牲源极绝缘层21以连接到衬底10；以及在下垂直沟道结构vc1和模制堆叠ms上形成下缓冲绝缘层48。下垂直沟道结构vc1的形成可以包括形成垂直地穿透模制堆叠ms、第一初步公共源极层25p1和牺牲源极绝缘层21以暴露衬底10的下垂直沟道孔、以及在下垂直沟道孔中形成存储层41、下沟道层45和下间隙填充图案47。下缓冲绝缘层48可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、硅碳化物(sic)、硅锗(sige)、多晶硅(p-si)、光致抗蚀剂和各种其他绝缘材料中的至少一种。在本公开的一示例性实施方式中，下缓冲绝缘层48可以包括硅氧化物(sio2)层和硅氮化物(si3n4)层两者。

参照图33，该方法可以包括形成字线分隔沟槽wst、以及在字线分隔沟槽wst的内侧壁上形成牺牲间隔物82。字线分隔沟槽wst的形成可以包括执行蚀刻工艺以垂直地穿透下缓冲绝缘层48、模制堆叠ms、第一初步公共源极层25p1和上牺牲源极绝缘层24，使得字线分隔沟槽wst可以暴露牺牲源极绝缘层21的中间牺牲源极绝缘层23。

参照图34，该方法可以包括通过字线分隔沟槽wst完全去除牺牲源极绝缘层21以形成空的空间vc。在该工艺期间，下垂直沟道结构vc1的存储层41可以被部分地去除。例如，可以形成底切uc。存储层41的底端和下沟道层45的底端可以在低于衬底10的顶表面的位置处作为底部存储层41x和底部下沟道层45x保留。

参照图35，该方法可以包括在其中去除了牺牲源极绝缘层21的空的空间vc中以及在字线分隔沟槽wst中形成多晶硅(p-si)，以形成第二初步公共源极层25p2。多晶硅(p-si)可以包括n-掺杂的多晶硅(p-si)。因此，第二初步公共源极层25p2可以覆盖牺牲间隔物82。例如，第二初步公共源极层25p2可以具有“l”形状。第二初步公共源极层25p2和下垂直沟道结构vc1的下沟道层45可以彼此连接。多晶硅(p-si)可以填充字线分隔沟槽wst的大部分。

参照图36，该方法可以包括去除字线分隔沟槽wst中的多晶硅(p-si)和牺牲间隔物82以形成公共源极层25。模制堆叠ms可以暴露在字线分隔沟槽wst的侧壁上。公共源极层25的顶表面可以暴露在字线分隔沟槽wst的底表面上。

参照图37，该方法可以包括通过字线分隔沟槽wst去除牺牲层32、在去除了牺牲层32的空间中形成字线81、在字线分隔沟槽wst中形成字线分隔绝缘层83和公共源极插塞85、以及在下缓冲绝缘层48的顶表面、字线分隔绝缘层83的顶表面和公共源极插塞85的顶表面上形成上缓冲绝缘层49。该方法还可以包括将下缓冲绝缘层48的顶表面、字线分隔绝缘层83的顶表面和公共源极插塞85的顶表面平坦化为共面。上缓冲绝缘层49可以包括硅氧化物(sio2)。

随后，该方法可以包括执行参照图5至图21描述的工艺和参照图27描述的工艺(例如图27的cmp工艺)、以及参照图2g形成位线bl。

在本公开的一示例性实施方式中，该方法可以包括执行参照图5至图21描述的工艺、以及参照图2h形成通路插塞88和位线bl。

在本公开的一示例性实施方式中，该方法可以包括执行参照图5至图18、图20至图21描述的工艺、以及参照图2i形成通路插塞88和位线bl。可以不执行参照图19的使初步垫图案70p的上表面和初步串选择线栅电极50p的上表面的凹入。可以参照图28清楚地理解参照图20的用于形成垫图案70和串选择线栅电极50的对成为硅化物的工艺的执行。例如，垫图案70的顶表面和串选择线栅电极50的顶表面可以如图28所示不被凹入。

根据本公开的示例性实施方式的三维存储器件的串选择线栅电极包括硅化物层，因此具有更低的电阻。

根据本公开的示例性实施方式的三维存储器件的垫图案包括硅化物层，因此具有更低的电阻。

因为根据本公开的示例性实施方式的三维存储器件的串选择线栅电极以凹入的状态形成，因此相邻部件之间的电桥接被防止。

尽管已经结合本公开的在附图中示出的一些特定示例性实施方式描述了本公开，但是本领域技术人员将理解，可以对示例性实施方式进行各种改变和修改而不背离本公开的如所附权利要求中限定的精神和范围。

本申请要求享有2019年9月24日在韩国知识产权局提交的韩国专利申请第10-2019-0117285号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。