三维NAND存储器及其制备方法与流程

本发明属于半导体设计及制造技术领域，特别是涉及一种三维nand存储器及其制备方法。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3d)存储器结构应运而生，三维存储器结构包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。

现有的3d存储器件主要用作非易失性的闪存。常用的两种主要的非易失性闪存技术分别采用nand(与非)结构和nor(或非)结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用nand结构的3d存储器件获得了广泛的应用。

在3dnand存储器制备过程中，一般先形成由介质层和牺牲层交替堆叠形成的堆叠结构，该堆叠结构一般包括核心存储区及字线连接区。核心存储区，用于信息的存储；字线连接区，位于核心存储区外，用于向核心存储区传输控制信息，以实现信息在所述核心存储区的读写。在核心存储区通过采用阵列沟道柱(channelhole，ch)形成具有存储功能的阵列存储单元串，另外，会在阵列沟道柱的两侧形成伪沟道柱，以防止阵列沟道柱变形、开裂。

但是，现有的在核心存储区设置伪沟道柱后，还是会有阵列沟道柱变形、开裂的问题，从而会有整个核心存储区“破裂”的风险，另外，当堆叠结构是通过两次堆叠形成时，该问题还会降低上下两沟道柱的对准精度。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维nand存储器及其制备方法，用于解决现有技术中三维nand存储器核心存储区的阵列沟道柱易产生变形、开裂，从而导致整个核心存储区“破裂”的风险等的问题。

为实现上述目的及其他相关目的，本发明提供一种三维nand存储器的制备方法，所述制备方法包括：

提供基底，并在所述基底上形成由介质层和牺牲层交替堆叠的叠层结构，所述叠层结构包括核心存储区；

于所述核心存储区的所述叠层结构中形成贯穿所述叠层结构的沟道孔及伪沟道孔阵列，其中，所述伪沟道孔阵列位于所述沟道孔的两侧，每侧的所述伪沟道孔阵列包括呈多排排布的多个伪沟道孔，相邻排的所述伪沟道孔彼此交错设置；

于所述沟道孔及所述伪沟道孔阵列中形成存储器膜及沟道层。

可选地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔之间的间距逐渐减小。

进一步地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔之间的间距以等差的方式逐渐减小。

可选地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔的直径逐渐减小。

进一步地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔的直径以等差的方式逐渐减小。

可选地，所述伪沟道孔阵列中相邻排的所述伪沟道孔彼此以中心位置交错的方式设置。

可选地，所述叠层结构包括依次堆叠的第一叠层结构及第二叠层结构；所述沟道孔包括贯穿所述第一堆叠结构的第一沟道孔及贯穿所述第二堆叠结构的第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；所述伪沟道孔阵列包括贯穿所述第一堆叠结构的第一伪沟道孔阵列及贯穿所述第二堆叠结构的第二伪沟道孔阵列，且所述第一伪沟道孔阵列与所述第二伪沟道孔阵列连通。

本发明还提供一种三维nand存储器，包括：

基底；

堆叠结构，形成于所述基底上，所述堆叠结构包括核心存储区，所述核心存储区具有贯穿所述堆叠结构的沟道孔及伪沟道孔阵列，其中，所述伪沟道孔阵列位于所述沟道孔的两侧，每侧的所述伪沟道孔阵列包括呈多排排布的多个伪沟道孔，相邻排的所述伪沟道孔彼此交错设置；

存储器膜及沟道层，形成于所述沟道孔及所述伪沟道孔阵列中。

可选地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔之间的间距逐渐减小。

进一步地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔之间的间距以等差的方式逐渐减小。

可选地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔的直径逐渐减小。

进一步地，以朝向所述沟道孔的方向，所述伪沟道孔阵列中相邻排的所述伪沟道孔的直径以等差的方式逐渐减小。

可选地，所述伪沟道孔阵列中相邻排的所述伪沟道孔彼此以中心位置交错的方式设置。

可选地，所述叠层结构包括依次堆叠的第一叠层结构及第二叠层结构；所述沟道孔包括贯穿所述第一堆叠结构的第一沟道孔及贯穿所述第二堆叠结构的第二沟道孔，且所述第一沟道孔与所述第二沟道孔连通；所述伪沟道孔阵列包括贯穿所述第一堆叠结构的第一伪沟道孔阵列及贯穿所述第二堆叠结构的第二伪沟道孔阵列，且所述第一伪沟道孔阵列与所述第二伪沟道孔阵列连通。

如上所述，本发明的三维nand存储器及其制备方法，具有以下有益效果：

通过将所述伪沟道孔阵列设置为多排，且相邻排的伪沟道孔彼此交错设置，从而使所述伪沟道孔阵列中的叠层结构不能连续且直接延续至沟道孔区域，以破坏直接且连续传递的应力，使伪沟道孔阵列区产生的应力分散，即将朝向同一方向传递的应力，分散为朝向多个方向传递，从而缓解甚至消除沟道孔变形、开裂的问题。

附图说明

图1显示为现有的三维nand存储器核心存储区沟道孔与伪沟道孔的排布示意图。

图2显示为本发明实施例一的三维nand存储器的制备方法的工艺流程图。

图3～图13显示为本发明实施例一的三维nand存储器的制备方法各步骤所呈现的结构示意图。

图14显示为本发明实施例二的三维nand存储器的结构示意图。

元件标号说明

20核心存储区

21伪沟道孔阵列

22沟道孔

23沟道孔阵列

24伪沟道孔

11核心存储区

12字线连接区

100基底

101叠层结构

102介质层

103牺牲层

104沟道孔

105伪沟道孔阵列

106伪沟道孔

107存储器膜

108沟道层

109第一叠层结构

110第二叠层结构

111第一沟道孔

112第二沟道孔

113第一伪沟道孔

114第二伪沟道孔

115沟道孔阵列

116填充介质

117掺杂多晶硅层

118堆叠结构

119栅极层

s1～s3步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

在三维nand存储器的制备过程中，一般先形成由介质层和牺牲层交替堆叠形成的叠层结构，且将形成的叠层结构根据存储器件结构划分为几个区域，例如核心存储区、字线连接区，有时根据需要还会在字线连接区外侧划分周边区域，所述核心存储区用于信息的存储；所述字线连接区位于所述叠层结构的端部，用于向所述核心存储区传输控制信息，以实现信息在所述核心存储区的读写；接着就在核心存储区形成沟道孔；最后在沟道孔中填入存储器膜及沟道层，形成具有存储功能的沟道柱。在核心存储区会根据实际需要形成若干个沟道孔，沟道孔经过后续的工艺，例如高温过程后，沟道孔会产生变形，甚至开裂，尤其是处于边缘的沟道孔，此种现象更严重。后来经过研究发现，这是由于沟道孔所在区域的应力与正常的叠层结构薄膜区域的应力不同，正常的叠层结构薄膜区域的应力会对沟道孔所在区域产生牵拉力，使沟道孔产生变形，甚至开裂。如图1所示，所以现有设计一般是在由若干沟道孔22构成的沟道孔阵列23两侧分别设置伪沟道孔阵列21，每侧的伪沟道孔阵列21设置为呈多排排布的多个相同的伪沟道孔24，且相邻排的伪沟道孔24一一对应规则设置，此种设置方式一定程度上减轻了沟道孔变形、开裂的程度，但是，现有的在核心存储区设置上述伪沟道孔阵列后，还是会有沟道孔变形、开裂的问题。

针对上述现有存在的问题，发明人经过深入研究分析可能产生上述问题的各方面原因认为，现有的伪沟道孔阵列采用规则的横排及竖排布局方式，相邻排之间的叠层结构为连续结构，其会产生直接且连续传递应力，该应力同样会对沟道孔所在区域产生牵拉力，使沟道孔产生变形，甚至开裂，基于此认知，发明人考虑设计一种新型的伪沟道孔阵列布局方式，以破坏上述直接且连续传递的应力，使伪沟道孔阵列所在区域产生的应力不能有效传递至沟道孔所在区域，从而缓解甚至消除沟道孔变形、开裂的问题，以满足工艺要求。

如图2所示，本实施例提供一种三维nand存储器的制备方法，所述制备方法包括如下步骤：

如图2及图3所示，首先进行步骤s1，提供基底100，并在所述基底100上形成由介质层102和牺牲层103交替堆叠的叠层结构101，所述叠层结构101包括核心存储区11。

所述核心存储区11，用于信息的存储，所述核心存储区11还可以包括上部选择栅引出区，以实现向核心存储区的上部选择栅传输控制信息。所述叠层结构101还可以包括字线连接区12，所述字线连接区12位于所述叠层结构101的端部区域，用于向所述核心存储区11传输控制信息，以实现信息在所述核心存储区11的读写。所述叠层结构101还可以包括周边区域，所述周边区域位于所述字线连接区12的外围，其中设置有底部选择栅引出区，所述底部选择栅引出区用于向核心存储区11的底部选择栅传输控制信息。

作为示例，所述基底100可以根据器件的实际需求进行选择，可以包括但不限于硅基底、锗基底、硅锗基底、soi基底或者goi基底等等。

作为示例，可以采用如化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)等形成所述叠层结构101，所述叠层结构101的所述介质层102包括但不限于二氧化硅层，所述叠层结构101的所述牺牲层103包括但不限于氮化硅层，所述介质层102与所述牺牲层103在同一刻蚀/腐蚀工艺中具有一定的选择比。

如图2、图4及图5所示，其中，图4及图5示出的是核心存储区的叠层结构，图4是沟道孔及伪沟道孔阵列的顶部布局示意图，图5是沿图4中aa方向的剖视图，然后进行步骤s2，于所述核心存储区11的所述叠层结构101中形成贯穿所述叠层结构101的沟道孔104及伪沟道孔阵列105，其中，所述伪沟道孔阵列105位于所述沟道孔104的两侧，每侧的所述伪沟道孔阵列105包括呈多排排布的多个伪沟道孔106，相邻排的所述伪沟道孔106彼此交错设置。

通过将所述伪沟道孔阵列105设置为多排，且相邻排的伪沟道孔106彼此交错设置，从而使所述伪沟道孔阵列105中的叠层结构不能连续且直接延续至沟道孔区域，以破坏上述直接且连续传递的应力，使伪沟道孔阵列区产生的应力分散，即将朝向同一方向传递的应力，分散为朝向多个方向传递，从而缓解甚至消除沟道孔变形、开裂的问题。

图4中仅是示意性的表明沟道孔104与伪沟道孔106的位置关系，不代表实际中沟道孔104与伪沟道孔106的数量即为图中所示，事实上，所述沟道孔104根据实际需要会设置若干个，呈沟道孔阵列115形式设置，该沟道孔阵列115可以是规则的阵列，也可以是不规则的阵列，依实际需要进行设置。图4中仅示出4排所述伪沟道孔106，实际中一般会在沟道孔阵列115两侧分别设置9排或者10排所述伪沟道孔106。一般所述伪沟道孔106的尺寸大于所述沟道孔104的尺寸。

如图4及图6所示，其中，图6为图4中虚线框b处的放大示意图。作为示例，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106彼此以中心位置交错的方式设置。具体地，图6中示出了上下两排所述伪沟道孔106，其中下排的所述伪沟道孔106位于上排的两个伪沟道孔106的中间，即d1与d2的距离相等。

如图7所示，作为示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距逐渐减小。如图7中，相邻排的所述伪沟道孔106之间的间距l1、l2、l3逐渐减小。作为一较佳示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距以等差的方式逐渐减小。如图7中，相邻排的所述伪沟道孔106之间的间距l1、l2、l3以等差的方式逐渐减小，即l1-l2＝l2-l3。这样，临近沟道孔104所在区域的伪沟道孔106密度比远离沟道孔104所在区域的伪沟道孔106密度大，从而更加提高了对沟道孔104应力分散的效果。

如图8所示，作为示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径逐渐减小，这样，越靠近沟道孔104所在区域，伪沟道孔106的直径越接近沟道孔104的直径，可使应力一步步分散减小，直至靠近沟道孔104所在区域，此时伪沟道孔106的直径与沟道孔104的直径最接近，则应力分散更均匀，此时，以临近沟道孔104所在区域的伪沟道孔106的直径与沟道孔104的直径大小近似相同，效果更佳。作为一较佳示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径以等差的方式逐渐减小。更佳地，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径逐渐减小，同时所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距也逐渐减小，且以两者均以等差的方式逐渐较小为最佳。

随着三维nand存储器在一个叠层结构中增加更多的介质层/牺牲层以提高其存储容量，单个刻蚀工艺形成具有实质深度的沟道孔变得越来越难，为了克服该困难，发展了双堆栈(dual-stack)或更多堆栈的高级三维nand闪存架构，利用连接至彼此的交替的介质层/牺牲层的两个或多个堆栈，分别在每个堆栈结构中形成上述分布形式的沟道孔及伪沟道孔阵列，由于上述伪沟道孔阵列的设置方式有效缓解了由于应力集中导致沟道孔变形甚至开裂的问题，沟道孔的保形性较佳，所以可以提高多层堆栈工艺中相邻两层堆栈沟道孔的套刻精度，从而提高三维nand存储器的良率及可靠性。

如图9至图11所示，以双堆栈的三维nand闪存架构为例进行说明，所述叠层结构101由依次堆叠的第一叠层结构109及第二叠层结构110构成，首先在所述基底100上形成由所述介质层102和牺牲层103交替堆叠的第一叠层结构109，所述第一叠层结构109包括核心存储区；然后于所述第一叠层结构109中形成贯穿所述第一叠层结构109的第一沟道孔111及第一伪沟道孔113(如图9所示)，该第一沟道孔111及第一伪沟道孔113的数量以及布局方式等参数可请参考上述沟道孔104及伪沟道孔阵列105的设置方式(如图4至图8所示)，在此不再赘述；接着于所述第一沟道孔111及所述第一伪沟道孔113中填充填充介质116，同时于所述第一叠层结构109上形成由所述介质层102和牺牲层103交替堆叠的第二叠层结构110(如图10所示)；同理，采用相同的方式在所述第二叠层结构110中形成贯穿所述第二叠层结构110的第二沟道孔112及第二伪沟道孔114，所述第一沟道孔111与所述第二沟道孔112连通，所述第一伪沟道孔113与所述第二伪沟道孔114连通(如图11所示)。由于每层的沟道孔的保形性较佳，所以在多层堆栈过程中沟道孔的套刻精度相应提高，以使最终在整个叠层结构中形成套刻精度很高的沟道孔。

上述是以双堆栈的三维nand闪存架构为例进行说明，本实施例的方式也可适用于更多堆栈(大于双堆栈)的三维nand闪存架构，其中每层堆栈中沟道孔及伪沟道孔的制备方式均可采用上述双堆栈的结构制备，在此不再赘述。

如图2及图13所示，最后进行步骤s3，于所述沟道孔104及所述伪沟道孔阵列105中形成存储器膜107及沟道层108。

作为示例，还可以采用选择性外延生长等方法在所述沟道孔104及所述伪沟道孔106的底部形成掺杂多晶硅层117，且后续形成的所述沟道层108与所述掺杂多晶硅层117接触，所述掺杂多晶硅层117可有效降低沟道层108与存储器共源极线层(图中未示出)之间的电阻。

一般所述存储器膜107包括阻挡层、电荷捕获层及隧穿层。作为示例，在所述沟道孔104中形成所述存储器膜107及所述沟道层108的步骤包括：在所述沟道孔104的侧壁上形成阻挡层；在所述阻挡层上形成电荷捕获层；在所述电荷捕获层上形成隧穿层；在所述隧穿层上形成所述沟道层108，所述沟道层108与所述掺杂多晶硅层117接触。所述阻挡层的材质包括但不限于二氧化硅，所述电荷捕获层的材质包括但不限氮化硅，所述隧穿层的材质包括但不限于二氧化硅，所述沟道层108的材质包括但不限于p型掺杂的多晶硅。

在实际的应用过程中，制备该三维nand存储器的工艺还包括其他的工艺步骤，例如：在叠层结构上形成台阶区域；去除所述牺牲层103，形成空隙区域；在空隙区域中形成栅极层119(如图14所示)；在台阶区域形成栅极层的字线引出结构等等。这些步骤可以采用现有技术中的常规工艺步骤，在此就不再赘述了。

实施例二

本实施例提供一种三维nand存储器，该存储器可采用上述实施例一的制备方法制备，但不仅限于实施例一所述的制备方法，只要能形成本存储器结构即可。该器件结构所能达到的有益效果请参见实施例一，以下不再赘述。

如图4及图14所示，该结构包括：

基底100；

堆叠结构118，形成于所述基底100上，所述堆叠结构118包括核心存储区11，所述核心存储区11具有贯穿所述堆叠结构118的沟道孔104及伪沟道孔阵列105，其中，所述伪沟道孔阵列105位于所述沟道孔104的两侧，每侧的所述伪沟道孔阵列105包括呈多排排布的多个伪沟道孔106，相邻排的所述伪沟道孔106彼此交错设置；

存储器膜107及沟道层108，形成于所述沟道孔104及所述伪沟道孔阵列105中。

如图4及图6所示，其中，图6为图4中虚线框b处的放大示意图。作为示例，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106彼此以中心位置交错的方式设置。具体地，图6中示出了上下两排所述伪沟道孔106，其中下排的所述伪沟道孔106位于上排的两个伪沟道孔106的中间，即d1与d2的距离相等。

如图7所示，作为示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距逐渐减小。如图7中，相邻排的所述伪沟道孔106之间的间距l1、l2、l3逐渐减小。作为一较佳示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距以等差的方式逐渐减小。如图7中，相邻排的所述伪沟道孔106之间的间距l1、l2、l3以等差的方式逐渐减小，即l1-l2＝l2-l3。

如图8所示，作为示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径逐渐减小。作为一较佳示例，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径以等差的方式逐渐减小。更佳地，以朝向所述沟道孔104的方向，所述伪沟道孔阵列105中相邻排的所述伪沟道孔106的直径逐渐减小，同时所述伪沟道孔阵列105中相邻排的所述伪沟道孔106之间的间距也逐渐减小，且以两者均以等差的方式逐渐较小为最佳。

作为示例，三维nand存储器可以采用双堆栈(dual-stack)或更多堆栈的高级三维nand闪存架构，如图11所示，采用双堆栈的三维nand闪存架构，其中所述叠层结构101由依次堆叠的第一叠层结构109及第二叠层结构110构成，所述沟道孔104由贯穿所述第一堆叠结构109的第一沟道孔111及贯穿所述第二堆叠结构110的第二沟道孔112构成，且所述第一沟道孔111与所述第二沟道孔112连通；所述伪沟道孔阵列105由贯穿所述第一堆叠结构109的第一伪沟道孔阵列及贯穿所述第二堆叠结构110的第二伪沟道孔阵列构成，且所述第一伪沟道孔阵列与所述第二伪沟道孔阵列连通。

如上所述，本发明的三维nand存储器及其制备方法，具有以下有益效果：

通过将所述伪沟道孔阵列设置为多排，且相邻排的伪沟道孔彼此交错设置，从而使所述伪沟道孔阵列中的叠层结构不能连续且直接延续至沟道孔区域，以破坏直接且连续传递的应力，使伪沟道孔阵列区产生的应力分散，即将朝向同一方向传递的应力，分散为朝向多个方向传递，从而缓解甚至消除沟道孔变形、开裂的问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。