半导体装置的制作方法

半导体装置
[0001]
本申请要求于2019年7月31日在韩国知识产权局提交的第10-2019-0092960号韩国专利申请的优先权以及由此产生的所有权益，该韩国专利申请的内容通过引用全部包含于此。
技术领域
[0002]
本公开涉及一种半导体装置，更具体地，涉及一种包括铁电体的半导体装置。


背景技术：

[0003]
为了满足消费者对优异性能和廉价价格的需求，需要半导体装置的更高集成度。在二维或平面半导体装置的情况下，由于它们的集成度主要由单位单元所占据的面积决定，所以集成度受到精细图案形成技术水平的极大影响。
[0004]
然而，近来，随着半导体装置的设计规则迅速减小，由于用于形成实现半导体装置所需的图案的工艺的分辨率限制，所以在形成精细图案方面存在限制。因此，已经提出了其中单元被三维布置的三维半导体装置。


技术实现要素：

[0005]
至少一个实施例涉及通过实施三维布置的铁电场效应晶体管而具有改进的性能和集成度的一种半导体装置。
[0006]
然而，示例实施例不限于在这里阐述的示例实施例。通过参照下面给出的详细描述，示例实施例的以上和其它方面对于本领域普通技术人员而言将变得更加清楚。
[0007]
根据本发明构思的一个方面，提供了半导体装置的一个示例实施例，所述半导体装置包括：第一堆叠结构，包括在基底上交替地堆叠的多个第一绝缘图案和多个第一半导体图案，第一堆叠结构在第一方向上延伸，所述多个第一半导体图案中的每个包括沿着第一方向按顺序布置的第一杂质区、第一沟道区和第二杂质区，第一方向平行于基底的上表面；第一导电图案，位于第一堆叠结构的第一侧表面上，第一导电图案在第二方向上延伸，第二方向与基底的上表面交叉；以及第一铁电层，位于第一堆叠结构与第一导电图案之间，第一铁电层在第二方向上延伸。
[0008]
根据本发明构思的一个方面，提供了半导体装置的一个示例实施例，所述半导体装置包括：第一半导体图案，位于基底上，第一半导体图案包括在第一方向上顺序地布置的第一杂质区、第一沟道区和第二杂质区，第一方向平行于基底的上表面；第一栅电极和第二栅电极，第一栅电极位于第一沟道区的第一侧表面上并且第二栅电极位于第一沟道区的第二侧表面上，第一栅电极和第二栅电极分别在第二方向上延伸，第二方向与基底的上表面交叉；第一铁电层，位于第一沟道区与第一栅电极之间，第一铁电层在第二方向上延伸；以及第二铁电层，位于第一沟道区与第二栅电极之间，第二铁电层在第二方向上延伸。
[0009]
根据本发明构思的一个方面，提供了半导体装置的一个示例实施例，所述半导体装置包括：第一堆叠结构，包括在基底上交替地堆叠的多个第一绝缘图案和多个第一半导
体图案，第一堆叠结构在第一方向上延伸，所述多个第一半导体图案中的每个包括沿着第一方向顺序地布置的第一杂质区、沟道区和第二杂质区，第一方向平行于基底的上表面；多个第一布线图案，分别连接到所述多个第一半导体图案的第一端，所述多个第一布线图案在平行于基底的上表面并且与第一方向交叉的第二方向上延伸；第二布线图案，连接到所述多个第一半导体图案的第二端；第一栅电极，位于所述多个第一布线图案与第二布线图案之间的第一堆叠结构的第一侧表面上，第一栅电极在与基底的上表面交叉的第三方向上延伸；以及第一铁电层，位于第一堆叠结构与第一栅电极之间，第一铁电层沿着所述多个第一半导体图案的沟道区的第一侧表面在第三方向上延伸。
附图说明
[0010]
通过参照附图详细地描述本公开的示例实施例，本公开的以上和其它方面及特征将变得更明显，在附图中：
[0011]
图1是示出根据示例实施例的半导体装置的电路图。
[0012]
图2是示出根据示例实施例的半导体装置的示意性透视图。
[0013]
图3是沿着图2的线a-a截取的剖视图。
[0014]
图4是沿着图2的线b-b截取的剖视图。
[0015]
图5是示出根据示例实施例的半导体装置的电路图。
[0016]
图6是示出根据示例实施例的半导体装置的示意性透视图。
[0017]
图7是沿着图6的线c-c截取的剖视图。
[0018]
图8是示出根据示例实施例的半导体装置的电路图。
[0019]
图9是示出根据示例实施例的半导体装置的示意性透视图。
[0020]
图10是沿着图9的线d-d截取的剖视图。
[0021]
图11是示出根据示例实施例的半导体装置的示意性透视图。
[0022]
图12是沿着图11的线e-e截取的剖视图。
[0023]
图13是示出根据示例实施例的半导体装置的示意性透视图。
[0024]
图14至图17是沿着图13的线f-f截取的各种剖视图。
[0025]
图18是示出根据示例实施例的半导体装置的示意性透视图。
[0026]
图19和图20是沿着图18的线g-g截取的各种剖视图。
[0027]
图21是示出根据示例实施例的半导体装置的示意性透视图。
[0028]
图22是示出根据实施例的半导体装置的示意性透视图。
具体实施方式
[0029]
尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域和/或部分，但是这些元件、组件、区域和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域或部分与另一元件、组件、区域或部分区分开。因此，在不脱离本公开的范围的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
[0030]
当元件被称为“在”另一元件“上”或“连接到”另一元件时，该元件可以直接在所述另一元件上或直接连接到所述另一元件，或者可以存在一个或更多个其它中间元件。相反，
当元件被称为“直接在”另一元件“上”或“直接连接到”另一元件时，不存在中间元件。
[0031]
在下文中，将参照图1至图22来描述根据本发明构思的示例实施例的半导体装置。
[0032]
图1是示出根据示例实施例的半导体装置的电路图。图2是示出根据示例实施例的半导体装置的示意性透视图。图3是沿着图2的线a-a截取的剖视图。图4是沿着图2的线b-b截取的剖视图。为了简化描述，在图2中省略了层间绝缘层180的图示。
[0033]
参照图1，根据一些实施例的半导体装置可以包括多条位线bl、多条字线wl和多个单元晶体管ct。
[0034]
多条位线bl可以二维地布置。例如，多条位线bl可以布置在相同的拓扑平面上，可以彼此间隔开，并且可以并排地延伸。多个单元晶体管ct可以并联连接到每条位线bl。尽管示出了两个单元晶体管ct连接到一条位线bl，但是这仅是示例实施例，位线bl可以具有连接到它的一个单元晶体管ct或者三个或更多个单元晶体管ct。
[0035]
多条字线wl可以二维地布置。例如，多条字线wl可以布置在相同的拓扑平面上，可以彼此间隔开，并且可以并排地延伸。多个单元晶体管ct可以并联连接到每条字线wl。尽管示出了四个单元晶体管ct连接到一条字线wl，但是这仅仅是示例实施例，字线wl可以具有连接到它的一个单元晶体管ct或者三个或更多个单元晶体管ct。在一些实施例中，每条字线wl可以在与每条位线bl交叉的方向上延伸。
[0036]
每个单元晶体管ct可以连接到一条字线wl和一条位线bl。每个单元晶体管ct的栅极可以连接到字线wl。此外，每个单元晶体管ct的源极可以连接到位线bl。
[0037]
每个单元晶体管ct的漏极可以连接到布线cl。在一些实施例中，一条布线cl可以对应于一条字线wl。例如，如所示出的，共用一条字线wl的多个单元晶体管ct可以共用一条布线cl。在一些实施例中，每条布线cl可以在与每条位线bl交叉的方向上延伸。
[0038]
参照图2至图4，上面参照图1描述的半导体装置可以设置在基底100上。具体地，根据一些实施例的半导体装置可以包括基底100、第一堆叠结构ss1、第二堆叠结构ss2、第一布线结构cs1、第一导电图案170、第二导电图案270、第一铁电层160、第二铁电层260和层间绝缘层180。
[0039]
基底100可以包括例如半导体基底，诸如硅基底、锗基底或硅锗基底。可选地，基底100可以包括绝缘体上硅(soi)基底或绝缘体上锗(goi)基底。
[0040]
第一堆叠结构ss1和第二堆叠结构ss2可以形成在基底100上。第一堆叠结构ss1和第二堆叠结构ss2中的每个可以在平行于基底100的上表面的第一方向x上延伸。此外，第一堆叠结构ss1和第二堆叠结构ss2可以彼此平行地延伸。例如，第一堆叠结构ss1和第二堆叠结构ss2可以沿着平行于基底100的上表面并且与第一方向x交叉的第二方向y布置。
[0041]
在一些实施例中，第一堆叠结构ss1和第二堆叠结构ss2可以形成在相同的水平处。如在这里所使用的术语“相同的水平”意味着通过相同的制造工艺形成。
[0042]
第一堆叠结构ss1和第二堆叠结构ss2中的每个可以包括竖直地布置的多个半导体图案。例如，第一堆叠结构ss1可以包括沿着与基底100的上表面交叉的第三方向z布置的多个第一半导体图案120。此外，例如，第二堆叠结构ss2可以包括沿着第三方向z布置的多个第二半导体图案220。
[0043]
在一些实施例中，第一堆叠结构ss1可以包括在基底100上交替地堆叠的多个第一绝缘图案110和多个第一半导体图案120。也就是说，多个第一半导体图案120可以通过第一
绝缘图案110彼此间隔开。示例实施例可以包括例如两个至八个交替的堆叠件，但不限于此。另外，在一些实施例中，第二堆叠结构ss2可以包括在基底100上交替地堆叠的多个第二绝缘图案210和多个第二半导体图案220。也就是说，多个第二半导体图案220可以通过第二绝缘图案210彼此间隔开。
[0044]
多个第一绝缘图案110和多个第二绝缘图案210可以包括绝缘材料。例如，多个第一绝缘图案110和多个第二绝缘图案210可以包括但不限于氧化硅。
[0045]
第一半导体图案120中的每个和第二半导体图案220中的每个可以在第一方向x上延伸。第一半导体图案120中的每个和第二半导体图案220中的每个可以具有例如在第一方向x上延伸的线形、条形或柱形，但是本公开不限于此。
[0046]
第一半导体图案120中的每个和第二半导体图案220中的每个可以包括元素半导体材料(例如，硅(si)或锗(ge))、化合物半导体(例如，iv-iv族化合物半导体或iii-v族化合物半导体)和/或它们的组合。
[0047]
每个第一半导体图案120可以包括沿着第一方向x顺序地布置的第一杂质区124、第一沟道区122和第二杂质区126。例如，第一沟道区122可以置于第一杂质区124与第二杂质区126之间。第一沟道区122可以对应于上面参照图1描述的单元晶体管ct的沟道。
[0048]
第一杂质区124和第二杂质区126可以是在第一半导体图案120中掺杂有杂质的区域。例如，第一杂质区124和第二杂质区126可以包括n型杂质或p型杂质。因此，第一杂质区124和第二杂质区126可以对应于上面参照图1描述的一个单元晶体管ct的源极和漏极。
[0049]
尽管图2和图4示出了第一杂质区124的底表面和第二杂质区126的底表面具有与第一沟道区122的底表面的高度相同的高度，但是本领域技术人员将认识到示例实施例不限于此。例如，第一杂质区124的底表面和第二杂质区126的底表面可以形成为比第一沟道区122的底表面高。
[0050]
每个第二半导体图案220可以包括沿着第一方向x顺序地布置的第三杂质区224、第二沟道区222和第四杂质区226。例如，第二沟道区222可以置于第三杂质区224与第四杂质区226之间。第二沟道区222可以对应于上面参照图1描述的另一单元晶体管ct的沟道。
[0051]
第三杂质区224和第四杂质区226可以是在第二半导体图案220中掺杂有杂质的区域。例如，第三杂质区224和第四杂质区226可以包括n型杂质或p型杂质。因此，第三杂质区224和第四杂质区226可以对应于上面参照图1描述的另一单元晶体管ct的源极和漏极。
[0052]
第一布线结构cs1可以形成在基底100上。第一布线结构cs1可以连接到第一堆叠结构ss1的一端。在一些实施例中，第一布线结构cs1可以在第二方向y上延伸以连接到第一堆叠结构ss1的一端和第二堆叠结构ss2的一端。
[0053]
第一布线结构cs1可以包括竖直地布置的多个布线图案。例如，第一布线结构cs1可以包括沿着第三方向z布置的多个第一布线图案145。
[0054]
在一些实施例中，第一布线结构cs1可以包括在基底100上交替地堆叠的多个第三绝缘图案140和多个第一布线图案145。也就是说，多个第一布线图案145可以通过第三绝缘图案140彼此间隔开。
[0055]
多个第三绝缘图案140可以包括绝缘材料。例如，多个第三绝缘图案140可以包括氧化硅和/或氧化锗，但不限于此。在示例实施例中，多个第三绝缘图案140可以形成在与多个第一绝缘图案110和第二绝缘图案210的水平相同的水平处。
[0056]
每个第一布线图案145可以在第二方向y上延伸。每个第一布线图案145可以连接到每个第一半导体图案120的一端和每个第二半导体图案220的一端。例如，每个第一布线图案145可以连接到第一杂质区124和第三杂质区224。每个第一布线图案145可以对应于上面参照图1描述的每条位线bl。
[0057]
尽管图2和图4示出了每个第一布线图案145的底表面具有与第一半导体图案120的底表面的高度相同的高度，但是本领域技术人员将认识到示例实施例不限于此。例如，第一布线图案145的底表面可以形成为比第一半导体图案120的底表面高或者可以形成为比第一半导体图案120的底表面低，只要第一布线图案145连接到第一杂质区124即可。
[0058]
多个第一布线图案145可以包括导电材料。例如，多个第一布线图案145可以包括从由掺杂的半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)、金属-半导体化合物(硅化钨、硅化钴、硅化钛等)及其组合组成的组中选择的至少一种，但是本公开不限于此。
[0059]
在一些实施例中，硅化物层130和230可以置于第一半导体图案120与第一布线图案145之间以及在第二半导体图案220与第一布线图案145之间。例如，如图2和图4中所示，第一硅化物层132可以形成在第一杂质区124与第一布线图案145之间，以将第一杂质区124和第一布线图案145连接。硅化物层130和230可以用于减小在第一半导体图案120与第一布线图案145之间的接触电阻以及在第二半导体图案220与第一布线图案145之间的接触电阻。
[0060]
硅化物层130和230可以包括金属半导体化合物。例如，硅化物层130和230可以包括从由硅化钨、硅化钴、硅化钛、硅化镍、硅化铂、硅化钽及其组合组成的组中选择的至少一种，但是示例实施例不限于此。
[0061]
第一导电图案170可以形成在第一堆叠结构ss1的第一侧表面上。第一导电图案170和第一堆叠结构ss1可以沿着第二方向y布置。第一导电图案170可以在第三方向z上延伸。例如，如图3中所示，第一导电图案170可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸。第一导电图案170可以具有例如在第三方向z上延伸的线形、条形或柱形，但不限于此。
[0062]
第一导电图案170可以与每个第一半导体图案120的第一沟道区122交叉。例如，第一导电图案170可以沿着每个第一半导体图案120的第一沟道区122的侧表面延伸。
[0063]
第一导电图案170可以与上面参照图1描述的一条字线wl对应。也就是说，第一导电图案170可以是包括第一半导体图案120的单元晶体管的栅电极。例如，当包括第一半导体图案120的单元晶体管导通时，第一栅极电压v1可以被施加到第一导电图案170。
[0064]
第二导电图案270可以形成在第二堆叠结构ss2的一个侧表面上。第二导电图案270和第二堆叠结构ss2可以沿着第二方向y布置。第二导电图案270可以在第三方向z上延伸。例如，如图3中所示，第二导电图案270可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。第二导电图案270可以具有例如在第三方向z上延伸的线形、条形或柱形，但不限于此。
[0065]
第二导电图案270可以与每个第二半导体图案220的第二沟道区222交叉。例如，第二导电图案270可以沿着每个第二半导体图案220的第二沟道区222的侧表面延伸。
[0066]
第二导电图案270可以与上面参照图1描述的另一条字线wl对应。也就是说，第二
导电图案270可以是包括第二半导体图案220的单元晶体管的栅电极。例如，当包括第二半导体图案220的单元晶体管导通时，第二栅极电压v2可以被施加到第二导电图案270。第二栅极电压v2可以与第一栅极电压v1相同或者可以与第一栅极电压v1不同。
[0067]
在一些实施例中，第一导电图案170和第二导电图案270可以在第二方向y上彼此叠置。例如，在平面图中，第一导电图案170和第二导电图案270可以沿着第二方向y布置成行。
[0068]
第一导电图案170和第二导电图案270可以包括导电材料。第一导电图案170和第二导电图案270的导电材料可以是与第一布线图案145的导电材料相同的导电材料，或者可以是不同的导电材料。例如，第一导电图案170和第二导电图案270可以包括从由掺杂的半导体材料、导电金属氮化物、金属、金属半导体化合物以及其组合组成的组中选择的至少一种，但是本公开不限于此。在一些实施例中，第一导电图案170和第二导电图案270可以形成在相同的水平处。
[0069]
第一铁电层160可以置于第一堆叠结构ss1与第一导电图案170之间。也就是说，第一铁电层160可以形成在第一堆叠结构ss1的一个侧表面上。第一铁电层160可以沿着第三方向z延伸。例如，如图3中所示，第一铁电层160可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸。
[0070]
第二铁电层260可以置于第二堆叠结构ss2与第二导电图案270之间。也就是说，第二铁电层260可以形成在第二堆叠结构ss2的一个侧表面上。第二铁电层260可以沿着第三方向z延伸。例如，如图3中所示，第二铁电层260可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。
[0071]
在一些实施例中，第一铁电层160和第二铁电层260可以在第二方向y上彼此叠置。例如，在平面图中，第一铁电层160和第二铁电层260可以沿着第二方向y布置成行。
[0072]
在一些实施例中，第一铁电层160的一部分可以置于基底100与第一导电图案170之间，并且第二铁电层260的一部分可以置于基底100与第二导电图案270之间。例如，如图2和图3中所示，第一铁电层160可以沿着基底100的上表面和第一堆叠结构ss1的侧表面延伸，并且第二铁电层260可以沿着基底100的上表面和第二堆叠结构ss2的侧表面延伸。
[0073]
另外，在一些实施例中，如图2中所示，第一铁电层160的宽度可以与第一导电图案170的宽度相同，并且第二铁电层260的宽度可以等于第二导电图案270的宽度。如在这里使用的术语“宽度”是指在第一方向x上的宽度。此外，在这里使用的术语“相同”不仅意味着完全相同，而且包括由于工艺余量等而会出现的微小差异。
[0074]
第一铁电层160和第二铁电层260的形状可以归因于形成第一铁电层160和第二铁电层260的工艺的特性。例如，可以将铁电层形成为沿着基底100、第一堆叠结构ss1和第二堆叠结构ss2共形地延伸。随后，可以在铁电层上形成导电层。然后，通过使导电层和铁电层图案化，可以在第一堆叠结构ss1的侧表面上形成在第三方向z上延伸的第一导电图案170和第一铁电层160。另外，可以在第二堆叠结构ss2的侧表面上形成在第三方向z上延伸的第二导电图案270和第二铁电层260。
[0075]
第一铁电层160和第二铁电层260中的每个可以包括铁电材料。例如，第一铁电层160和第二铁电层260可以包括铁电体，诸如钛酸钡(batio3)、锆钛酸铅(pbzrtio3，pzt)、钽酸锶铋(srbi2ta2o9，sbt)、铁酸铋(bifeo3，bfo)和氧化铪(hfo2)，但是本公开不限于此。在一
些实施例中，第一铁电层160和第二铁电层260可以形成在相同的水平处。
[0076]
在一些实施例中，第一堆叠结构ss1的另一端可以连接到第二布线图案155。例如，第一堆叠结构ss1可以置于第一布线结构cs1与第二布线图案155之间，以连接到第一布线结构cs1和第二布线图案155。
[0077]
第二布线图案155可以在第三方向z上延伸以连接到第一半导体图案120中的每个的另一端。例如，第二布线图案155可以连接到第二杂质区126。第二布线图案155可以与上面参照图1描述的一条布线cl对应。
[0078]
在一些实施例中，第二堆叠结构ss2的另一端可以连接到第三布线图案255。例如，第二堆叠结构ss2可以置于第一布线结构cs1与第三布线图案255之间，以连接到第一布线结构cs1和第三布线图案255。
[0079]
第三布线图案255可以在第三方向z上延伸以连接到第二半导体图案220中的每个的另一端。例如，第三布线图案255可以连接到第四杂质区226。第三布线图案255可以与上面参照图1描述的另一条布线cl对应。
[0080]
第二布线图案155和第三布线图案255可以包括导电材料。例如，第二布线图案155和第三布线图案255可以包括从由掺杂的半导体材料、导电金属氮化物、金属、金属半导体化合物及其组合组成的组中选择的至少一种，但是本公开不限于此。在一些实施例中，第二布线图案155和第三布线图案255可以形成在相同的水平处。
[0081]
在一些实施例中，硅化物层130和230可以置于第一半导体图案120与第二布线图案155之间以及在第二半导体图案220与第三布线图案255之间。例如，如图4中所示，第二硅化物层134可以形成在第二杂质区126与第二布线图案155之间，以将第二杂质区126连接到第二布线图案155。硅化物层130和230可以用于减小第一半导体图案120与第二布线图案155之间的接触电阻以及在第二半导体图案220与第三布线图案255之间的接触电阻。
[0082]
层间绝缘层180可以形成在基底100上。此外，层间绝缘层180可以形成为覆盖第一堆叠结构ss1、第二堆叠结构ss2、第一布线结构cs1、第一导电图案170、第一铁电层160、第二导电图案270和第二铁电层260。
[0083]
层间绝缘层180可以包括绝缘材料。例如，层间绝缘层180可以包括氧化硅、氮氧化硅、氮化硅以及具有比氧化硅的介电常数低的介电常数的低k材料中的至少一种，但不限于此。
[0084]
近来，随着半导体装置的设计规则迅速减小，由于用于形成实现半导体装置所需的图案的工艺的分辨率限制，在形成精细图案方面存在限制。
[0085]
然而，根据一些实施例的半导体装置可以实现三维布置的铁电场效应晶体管(fefet)，从而提高集成度和性能。
[0086]
图5是示出根据一些实施例的半导体装置的电路图。图6是示出根据一些实施例的半导体装置的示意性透视图。图7是沿着图6的线c-c截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图4的描述重复的描述。
[0087]
参照图5，在根据一些实施例的半导体装置中，一条布线cl可以对应于一条位线bl。
[0088]
例如，如所示出的，共用一条位线bl的多个单元晶体管ct可以共用一条布线cl。在一些实施例中，每条布线cl可以在与每条字线wl交叉的方向上延伸。
[0089]
参照图6和图7，上面参照图5描述的半导体装置可以设置在基底100上。具体地，在根据一些实施例的半导体装置中，第一堆叠结构ss1的另一端可以连接到第二布线结构cs2。
[0090]
第二布线结构cs2可以形成在基底100上。第二布线结构cs2可以连接到第一堆叠结构ss1的另一端。在一些实施例中，第二布线结构cs2可以在第二方向y上延伸以连接到第一堆叠结构ss1的另一端和第二堆叠结构ss2的另一端。
[0091]
第二布线结构cs2可以包括竖直地布置的多个布线图案。例如，第二布线结构cs2可以包括沿着第三方向z布置的多个第二布线图案155。
[0092]
在一些实施例中，第二布线结构cs2可以包括在基底100上交替地堆叠的多个第四绝缘图案150和多个第二布线图案155。也就是说，多个第二布线图案155可以通过第四绝缘图案150彼此间隔开。
[0093]
多个第四绝缘图案150可以包括绝缘材料。例如，多个第四绝缘图案150可以包括氧化硅，但不限于此。
[0094]
每个第二布线图案155可以在第二方向y上延伸。每个第二布线图案155可以连接到每个第一半导体图案120的另一端和每个第二半导体图案220的另一端。例如，每个第二布线图案155可以连接到第二杂质区126和第四杂质区226。每个第二布线图案155可以与上面参照图5描述的每条布线cl对应。
[0095]
尽管图7示出了每个第二布线图案155的底表面具有与第一半导体图案120的底表面的高度相同的高度，但是本领域技术人员将认识到示例实施例不限于此。例如，第二布线图案155的底表面可以形成为比第一半导体图案120的底表面高或者可以形成为比第一半导体图案120的底表面低，只要第二布线图案155连接到第二杂质区126即可。
[0096]
图8是示出根据一些实施例的半导体装置的电路图。图9是示出根据一些实施例的半导体装置的示意性透视图。图10是沿着图9的线d-d截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图4的描述重复的描述。
[0097]
参照图8，在根据一些实施例的半导体装置中，每个单元晶体管ct可以连接到信息存储元件ds。
[0098]
例如，每个单元晶体管ct的漏极可以连接到信息存储元件ds。信息存储元件ds可以是例如电容器。信息存储元件ds可以由每个单元晶体管ct控制以存储数据。
[0099]
参照图9和图10，上面参照图8描述的半导体装置可以设置在基底100上。具体地，在根据一些实施例的半导体装置中，第一堆叠结构ss1的另一端可以连接到第一电容器结构190。
[0100]
例如，第一堆叠结构ss1可以置于第一布线结构cs1与第一电容器结构190之间，以连接到第一布线结构cs1和第一电容器结构190。
[0101]
第一电容器结构190可以包括第一电极192、电容器介电层194和第二电极196。第一电容器结构190可以使用在第一电极192与第二电极196之间产生的电势差将电荷存储在电容器介电层194中。
[0102]
第一电极192可以连接到每个第一半导体图案120的第二杂质区126。在一些实施例中，第二硅化物层134可以置于第二杂质区126与第一电极192之间。例如，第一电极192可以具有圆柱形状，但不限于此。
[0103]
电容器介电层194可以形成在第一电极192上。例如，电容器介电层194可以沿着第一电极192的轮廓延伸。
[0104]
第二电极196可以形成在电容器介电层194上。第二电极196可以通过电容器介电层194与第一电极192间隔开。也就是说，电容器介电层194可以置于第一电极192与第二电极196之间。
[0105]
第一电极192和第二电极196可以包括例如导电材料，但不限于掺杂的多晶硅、金属、金属半导体化合物、金属氮化物和/或它们的组合。另外，电容器介电层194可以包括例如氧化硅或具有比氧化硅的介电常数高的介电常数的高k材料，但不限于此。
[0106]
在一些实施例中，第二堆叠结构ss2的另一端可以连接到第二电容器结构290。例如，第二堆叠结构ss2可以置于第一布线结构cs1与第二电容器结构290之间，以连接到第一布线结构cs1和第二电容器结构290。
[0107]
由于第二电容器结构290可以类似于第一电容器结构190，所以下面将省略其详细描述。
[0108]
图11是示出根据一些实施例的半导体装置的示意性透视图。图12是沿着图11的线e-e截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图4的描述重复的描述。
[0109]
参照图11和图12，根据一些实施例的半导体装置还可以包括第三导电图案175。
[0110]
第三导电图案175可以形成在第一堆叠结构ss1的另一侧表面上。第三导电图案175和第一堆叠结构ss1可以沿着第二方向y布置。也就是说，第一堆叠结构ss1可以置于第一导电图案170与第三导电图案175之间。
[0111]
第三导电图案175可以在第三方向z上延伸。例如，第三导电图案175可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸。第三导电图案175可以具有例如在第三方向z上延伸的线形、条形或柱形，但不限于此。
[0112]
第三导电图案175可以与每个第一半导体图案120的第一沟道区122交叉。例如，第三导电图案175可以沿着每个第一半导体图案120的第一沟道区122的侧表面延伸。
[0113]
根据一些实施例的半导体装置还可以包括第四导电图案275。
[0114]
第四导电图案275可以形成在第二堆叠结构ss2的另一侧表面上。第四导电图案275和第二堆叠结构ss2可以沿着第二方向y布置。也就是说，第二堆叠结构ss2可以置于第二导电图案270与第四导电图案275之间。
[0115]
第四导电图案275可以在第三方向z上延伸。例如，第四导电图案275可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。第四导电图案275可以具有例如在第三方向z上延伸的线形、条形或柱形，但不限于此。
[0116]
第四导电图案275可以与每个第二半导体图案220的第二沟道区222交叉。例如，第四导电图案275可以沿着每个第二半导体图案220的第二沟道区222的侧表面延伸。
[0117]
在一些实施例中，第一导电图案至第四导电图案170、270、175和275可以在第二方向y上彼此叠置。例如，在平面图中，第一导电图案至第四导电图案170、270、175和275可以沿着第二方向y布置成行。
[0118]
第三导电图案175和第四导电图案275可以包括导电材料。例如，第三导电图案175和第四导电图案275可以包括从由掺杂的半导体材料、导电金属氮化物、金属、金属半导体
化合物及其组合组成的组中选择的至少一种，但是本公开不限于此。在一些实施例中，第一导电图案至第四导电图案170、270、175和275可以形成在相同的水平处。
[0119]
在一些实施例中，第三导电图案175可以与每个第一半导体图案120的第一沟道区122的侧表面接触，第四导电图案275可以与每个第二半导体图案220的第二沟道区222的侧表面接触。因此，第三导电图案175可以电连接到每个第一半导体图案120，第四导电图案275可以电连接到每个第二半导体图案220。第三导电图案175可以用作包括第一半导体图案120的单元晶体管的体接触件，第四导电图案275可以用作包括第二半导体图案220的单元晶体管的体接触件。例如，在第一半导体图案120和第二半导体图案220中不会发生浮体效应。
[0120]
图13是示出根据一些实施例的半导体装置的示意性透视图。图14至图17是沿着图13的线f-f截取的各种剖视图。为了简化描述，将简要地给出或省略与参照图1至图4、图11和图12的描述重复的描述。
[0121]
参照图13和图14，根据一些实施例的半导体装置还可以包括第三铁电层165。
[0122]
第三铁电层165可以置于第一堆叠结构ss1与第三导电图案175之间。也就是说，第三铁电层165可以形成在第一堆叠结构ss1的另一侧表面上。第三铁电层165可以沿着第三方向z延伸。例如，第三铁电层165可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸。
[0123]
根据一些实施例的半导体装置还可以包括第四铁电层265。
[0124]
第四铁电层265可以置于第二堆叠结构ss2与第四导电图案275之间。也就是说，第四铁电层265可以形成在第二堆叠结构ss2的另一侧表面上。第四铁电层265可以沿着第三方向z延伸。例如，第四铁电层265可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。
[0125]
由于第三铁电层165的形状和第四铁电层265的形状可以类似于第一铁电层160的形状和第二铁电层260的形状，所以下面将省略其详细描述。
[0126]
在一些实施例中，第一铁电层至第四铁电层160、260、165和265可以在第二方向y上彼此叠置。例如，在平面图中，第一铁电层至第四铁电层160、260、165和265可以沿着第二方向y布置成行。
[0127]
第三铁电层165和第四铁电层265中的每个可以包括铁电材料。例如，第三铁电层165和第四铁电层265可以包括铁电体，诸如钛酸钡(batio3)、锆钛酸铅(pbzrtio3，pzt)、钽酸锶铋(srbi2ta2o9，sbt)、铁酸铋(bifeo3，bfo)和氧化铪(hfo2)，但是本公开不限于此。在一些实施例中，第一铁电层至第四铁电层160、260、165和265可以形成在相同的水平处。
[0128]
在一些实施例中，第一导电图案170和第三导电图案175可以是包括第一半导体图案120的单元晶体管的栅电极。例如，当包括第一半导体图案120的单元晶体管导通时，第一栅极电压v1可以被施加到第一导电图案170和第三导电图案175。
[0129]
在一些实施例中，第二导电图案270和第四导电图案275可以是包括第二半导体图案220的单元晶体管的栅电极。例如，当包括第二半导体图案220的单元晶体管导通时，第二栅极电压v2可以被施加到第二导电图案270和第四导电图案275。
[0130]
因此，根据一些实施例的半导体装置可以实现多栅极晶体管以改善电流控制能力。
[0131]
参照图13和图15，在根据一些实施例的半导体装置中，可以向第一导电图案170和第三导电图案175施加不同的栅极电压。
[0132]
例如，当包括第一半导体图案120的单元晶体管导通时，第一栅极电压v1可以被施加到第一导电图案170。在这种情况下，不同于第一栅极电压v1的第三栅极电压v3可以被施加到第三导电图案175。
[0133]
此外，在根据一些实施例的半导体装置中，可以向第二导电图案270和第四导电图案275施加不同的栅极电压。
[0134]
例如，当包括第二半导体图案220的单元晶体管导通时，第二栅极电压v2可以施加到第二导电图案270，并且不同于第二栅极电压v2的第四栅极电压v4可以施加到第四导电图案275。
[0135]
晶体管的阈值电压v
th
可以根据施加到栅电极的电压而变化。也就是说，包括第一半导体图案120的单元晶体管的阈值电压可以根据第一栅极电压v1和第三栅极电压v3来调节。此外，包括第二半导体图案220的单元晶体管的阈值电压可以根据第二栅极电压v2和第四栅极电压v4来调节。
[0136]
参照图13和图16，在根据一些实施例的半导体装置中，第一铁电层160和第三铁电层165可以包括不同的材料。
[0137]
例如，第一铁电层160可以包括第一铁电材料，第三铁电层165可以包括不同于第一铁电材料的第三铁电材料。
[0138]
在根据一些实施例的半导体装置中，第二铁电层260和第四铁电层265可以包括不同的材料。
[0139]
例如，第二铁电层260可以包括第二铁电材料，第四铁电层265可以包括不同于第二铁电材料的第四铁电材料。
[0140]
fefet的阈值电压可以根据包括在铁电场效应晶体管中的铁电层的类型而变化。也就是说，包括第一半导体图案120的单元晶体管的阈值电压可以根据包括在第一铁电层160和第三铁电层165中的材料来调节。此外，包括第二半导体图案220的单元晶体管的阈值电压可以根据包括在第二铁电层260和第四铁电层265中的材料来调节。
[0141]
参照图13和图17，在根据一些实施例的半导体装置中，第一铁电层160和第三铁电层165可以具有不同的厚度。
[0142]
例如，第一铁电层160可以具有第一厚度th1，第三铁电层165可以具有不同于第一厚度th1的第三厚度th3。尽管示出了第三厚度th3大于第一厚度th1，但是本领域技术人员将认识到示例实施例不限于此。例如，第三厚度th3可以小于第一厚度th1。
[0143]
在根据一些实施例的半导体装置中，第二铁电层260和第四铁电层265可以具有不同的厚度。
[0144]
例如，第二铁电层260可以具有第二厚度th2，第四铁电层265可以具有不同于第二厚度th2的第四厚度th4。尽管示出了第四厚度th4大于第二厚度th2，但是本领域技术人员将认识到示例实施例不限于此。例如，第四厚度th4可以小于第二厚度th2。
[0145]
fefet的阈值电压可以根据包括在铁电场效应晶体管中的铁电层的厚度而变化。也就是说，包括第一半导体图案120的单元晶体管的阈值电压可以根据第一铁电层160的厚度和第三铁电层165的厚度来调节。另外，包括第二半导体图案220的单元晶体管的阈值电
压可以根据第二铁电层260的厚度和第四铁电层265的厚度来调节。
[0146]
图18是示出根据一些实施例的半导体装置的示意性透视图。图19和图20是沿着图18的线g-g截取的各种剖视图。为了简化描述，将简要地给出或省略与参照图1至图4和图13至图17的描述重复的描述。
[0147]
参照图18和图19，根据一些实施例的半导体装置还可以包括第一栅极介电层至第四栅极介电层162、262、167和267。
[0148]
第一栅极介电层162可以置于第一堆叠结构ss1与第一铁电层160之间。第二栅极介电层262可以置于第二堆叠结构ss2与第二铁电层260之间。第一栅极介电层162和第二栅极介电层262可以沿着第三方向z延伸。例如，第一栅极介电层162可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸。此外，例如，第二栅极介电层262可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。
[0149]
第三栅极介电层167可以置于第一堆叠结构ss1与第三铁电层165之间。第四栅极介电层267可以置于第二堆叠结构ss2与第四铁电层265之间。第三栅极介电层167和第四栅极介电层267可以沿着第三方向z延伸。例如，第三栅极介电层167可以沿着多个第一绝缘图案110的侧表面和多个第一半导体图案120的侧表面延伸，第四栅极介电层267可以沿着多个第二绝缘图案210的侧表面和多个第二半导体图案220的侧表面延伸。
[0150]
在一些实施例中，第一栅极介电层至第四栅极介电层162、262、167和267可以在第二方向y上彼此叠置。例如，在平面图中，第一栅极介电层至第四栅极介电层162、262、167和267可以沿着第二方向y布置成行。
[0151]
在一些实施例中，第一栅极介电层162的一部分可以置于基底100与第一铁电层160之间，第二栅极介电层262的一部分可以置于基底100与第二铁电层260之间。例如，第一铁电层160可以沿着第一栅极介电层162的轮廓延伸，第二铁电层260可以沿着第二栅极介电层262的轮廓延伸。
[0152]
此外，在一些实施例中，第三栅极介电层167的一部分可以置于基底100与第三铁电层165之间，第四栅极介电层267的一部分可以置于基底100与第四铁电层265之间。例如，第三铁电层165可以沿着第三栅极介电层167的轮廓延伸，第四铁电层265可以沿着第四栅极介电层267的轮廓延伸。
[0153]
在一些实施例中，第一栅极介电层162的宽度可以与第一铁电层160的宽度相同，第二栅极介电层262的宽度可以与第二铁电层260的宽度相同。此外，在一些实施例中，第三栅极介电层167的宽度可以与第三铁电层165的宽度相同，第四栅极介电层267的宽度可以与第四铁电层265的宽度相同。如在这里所使用的术语“宽度”是指在第一方向x上的宽度。
[0154]
第一栅极介电层至第四栅极介电层162、262、167和267可以包括例如氧化硅、氮氧化硅、氮化硅以及具有比氧化硅的介电常数高的介电常数的高k材料中的至少一种，但是本公开不限于此。可选地，例如，第一栅极介电层至第四栅极介电层162、262、167和267可以包括铁电体。
[0155]
参照图18和图20，在根据一些实施例的半导体装置中，层间绝缘层180可以是多层。例如，层间绝缘层180可以包括第一绝缘层182和第二绝缘层184。
[0156]
在一些实施例中，第一绝缘层182可以沿着基底100的上表面、第一堆叠结构ss1的侧表面和第二堆叠结构ss2的侧表面共形地延伸。第二绝缘层184可以形成在第一绝缘层
182上。在一些实施例中，第二绝缘层184可以是填充第一绝缘层182中的空间的填充绝缘层。
[0157]
第一绝缘层182和第二绝缘层184可以包括相同的材料或者可以包括不同的材料。
[0158]
图21是示出根据一些实施例的半导体装置的示意性透视图。为了简化描述，将简要地给出或省略与参照图1至图4和图13至图17的描述重复的描述。
[0159]
参照图21，在根据一些实施例的半导体装置中，第一堆叠结构ss1的另一端和第二堆叠结构ss2的另一端可以连接到第二布线结构cs2。
[0160]
由于第二布线结构cs2与上面参照图6和图7描述的第二布线结构cs2基本相同，所以下面将省略其详细描述。
[0161]
图22是示出根据一些实施例的半导体装置的示意性透视图。为了简化描述，将简要地给出或省略与参照图1至图4和图13至图17的描述重复的描述。
[0162]
参照图22，在根据一些实施例的半导体装置中，第一堆叠结构ss1的另一端可以连接到第一电容器结构190，第二堆叠结构ss2的另一端可以连接到第二电容器结构290。
[0163]
由于第一电容器结构190和第二电容器结构290与上面参照图9和图10描述的基本相同，所以将省略其详细描述。
[0164]
尽管已经参照本发明构思的示例实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离如由权利要求限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，期望本实施例在所有方面被认为是说明性的而不是限制性的，参照所附权利要求而不是前面的描述来指示发明的范围。