一种PIN抗静电结构及其制备方法与流程

本发明涉及半导体技术领域，具体而言，涉及一种pin抗静电结构及其制备方法。

背景技术：

在集成电路(integratedcircuit，简称ic)的整个生命周期中，从制造、封装、运输、装配，甚至在完成的ic产品中，都时刻面临着静电放电(electro-staticdischarge，简称esd)的冲击。当芯片的外部环境或者芯片内部累积一定量的静电荷时，其通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。随着半导体行业的发展，特征尺寸进一步缩小，元件密度越来越大，电子元器件遭受静电损伤的可能性也相应越来越大。

现有技术中，为了防止半导体芯片(die)被静电击穿，通常将抗静电旁路设计成两个串联的反向pin抗静电结构，其结构如图1所示的背靠背结构。比如其中一种半导体芯片的抗静电旁路设置，是通过金属连线，将其中一个二极管的阳极连接至晶体管的基区，另一个二极管的阳极连接至晶体管的集电区。当半导体芯片发生静电放电时，器件的基区与衬底形成很大的电压差，这样就会击穿器件的基区。因此，在基区和集电区附近增加两个串联的反向二极管，当发生静电放电时，无论电流流向如何，两个二极管中总有一个会导通，从而就钳住了基区和衬底的电压差，不会使基区击穿。然尔，两个串联的反向pin抗静电结构的抗静电能力主要受背靠背结构之间的电阻rt的影响，而该电阻rt的数值又根据由下层的晶体管的n+掺杂层的浓度、厚度以及背靠背结构之间的第一距离s决定。其中，n+掺杂层由晶体管的指标决定，而第一距离s受湿法蚀刻工艺限制，这样，便造成了背靠背结构的抗静电能力受限制。

因此，亟待提出一种新的pin抗静电结构以解决半导体芯片的抗静电能力受限的缺陷。

技术实现要素：

本发明的目的在于提供一种pin抗静电结构及其制备方法，该pin抗静电结构及其制备方法能够有效提升半导体芯片的抗静电能力，以提高半导体芯片的品质。

本发明的实施例是这样实现的：

本发明的一方面，提供一种pin抗静电结构，该pin抗静电结构包括n型半导体层、形成于n型半导体层一侧呈间隔设置的两个pin结构，以及形成于pin结构上且与pin结构欧姆接触的第一金属层，其中，两个pin结构之间具有第二金属层，第二金属层与n型半导体层欧姆接触，且第二金属层分别与两个pin结构之间具有间隙。该pin抗静电结构能够有效提升半导体芯片的抗静电能力，以提高半导体芯片的品质。

可选地，两个pin结构之间的距离在1.5μm至4μm之间。

可选地，第二金属层的厚度在至之间。

可选地，第二金属层部分渗入n型半导体层内，且渗入n型半导体层内的厚度在至之间。

可选地，第二金属层渗入n型半导体层内的厚度为

可选地，第二金属层包括至少两层依次层叠的子金属层，且子金属层的材质为au、ge、ni、al或ti中的任意一种。

可选地，pin抗静电结构还包括形成于n型半导体层上的钝化层，钝化层覆盖两个pin结构的外壁面以及第二金属层，且第一金属层露出于钝化层之外。

可选地，n型半导体层与两个pin结构之间还具有阻挡层，阻挡层可以是由ingap构成。

可选地，n型半导体层的材质为硅、碳化硅、氮化镓、砷化镓中的任意一种。

本发明的另一方面，提供一种pin抗静电结构的制备方法，包括如下步骤：在n型半导体层上表面涂布光阻、曝光、显影、刻蚀依次形成两个呈间隔设置的pin结构，和分别位于每个pin结构与n型半导体层之间的阻挡层；在n型半导体层上表面涂布光阻；先在两个pin结构的上表面形成第一窗口，蒸镀金属，通过高温退火，在第一窗口形成与两个pin结构的p极欧姆接触的第一金属层；再在两个pin结构的间隙处形成第二窗口，蒸镀金属，通过高温退火，在第二窗口形成与n型半导体层欧姆接触的第二金属层；或者，先在两个pin结构的间隙处形成第二窗口，蒸镀金属，通过高温退火，在第二窗口形成与n型半导体层欧姆接触的第二金属层；再在两个pin结构的上表面形成第一窗口，蒸镀金属，通过高温退火，在第一窗口形成与两个pin结构的p极欧姆接触的第一金属层。

可选地，还包括如下步骤：在n型半导体层上表面沉积钝化层，钝化层覆盖两个pin结构的外壁面以及第二金属层；在钝化层位于两个pin结构的上方处形成有开口，开口用于使第一金属层露出。

本发明的有益效果包括：

本申请提供一种pin抗静电结构，其包括n型半导体层、形成于n型半导体层一侧且呈间隔设置的两个pin结构，以及形成于pin结构上且与pin结构欧姆接触的第一金属层，其中，两个所述pin结构之间具有第二金属层，第二金属层与n型半导体层欧姆接触，且第二金属层分别与两个所述pin结构之间具有间隙。这样一来，两个pin结构之间的电阻降低。发生静电放电时，两个串联的反向二极管之间的串联电阻会产生热量；当热量超过器件耐受阈值时，器件烧毁。减小两个pin结构之间的电阻可以有效地减少热量产生。因此，能够有效提升半导体芯片的抗静电能力，以提高半导体芯片的品质。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术提供的pin抗静电结构的结构示意图；

图2为本发明实施例提供的pin抗静电结构的结构示意图；

图3为本发明实施例提供的pin抗静电结构的状态示意图之一；

图4为本发明实施例提供的pin抗静电结构的状态示意图之二；

图5为本发明实施例提供的pin抗静电结构的状态示意图之三；

图6为本发明实施例提供的pin抗静电结构的状态示意图之四；

图7为本发明实施例提供的pin抗静电结构的制备方法的流程图之一；

图8为本发明实施例提供的pin抗静电结构的制备方法的流程图之二；

图9为本发明实施例提供的pin抗静电结构的等效电路图。

图标：10-n型半导体层；20-pin结构；21-n-gaas层；22-i层；23-p-gaas层；30、31-第一金属层；40-第二金属层；50-隔离区；60-钝化层；70-阻挡层；s-第一距离。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常的位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参照图2，本实施例提供一种pin抗静电结构，该pin抗静电结构包括n型半导体层10、形成于n型半导体层10一侧且呈间隔设置的两个pin结构20，以及形成于所述pin结构20上且与pin结构20欧姆接触的第一金属层30、31，其中，两个pin结构20之间还具有第二金属层40，第二金属层40与n型半导体层10欧姆接触，且第二金属层40分别与两个pin结构20之间具有间隙。该pin抗静电结构能够有效提升pin抗静电结构的抗静电能力，以提高半导体芯片的品质。

其中，上述n型半导体层10作为后续工艺进行的平台。可选地，该n型半导体层10的材质可以为硅、碳化硅、氮化镓、砷化镓中的任意一种，或者还可以为其它的材料，本领域技术人员可根据实际需求选择合适的n型半导体层10材料。

上述的两个pin结构20均包括依次形成于n型半导体层10上的n-gaas层21、i层22以及p-gaas层23(也即为pin结构20的p极，下同)。应理解，本申请的pin结构20即为构成一般意义上的两个pin抗静电结构，在本实施例中，将上述的两个pin结构20设计成串联连接的形式，便是为了减少pin抗静电结构在后续封装或是工作过程中被静电击穿的风险。然而，这种呈串联的二极管结构，其抗静电击穿能力有限，本实施例便是为了进一步提高pin抗静电结构的抗静电击穿能力而进行的改进。

另外，为了便于pin结构20的刻蚀形成，在本实施例中，上述的pin结构20与n型半导体层10之间还设有阻挡层70，该阻挡层70的材质可以为ingap。这样，在形成pin结构20之前，由于阻挡层70的存在，pin结构20的形成不会对n型半导体层10造成影响。

需要说明的是，在本实施例中，上述的两个pin结构20均包括依次形成于n型半导体层10上的n-gaas层21、i层22以及p-gaas层23，只是本申请给出的一种示例，在其他的实施例中，本领域技术人员也可以选择其他的适于pin结构20的层级材质，本申请在此不作限制。

在本实施例中，上述的两个pin结构20分别形成于n型半导体层10的同一侧，且呈间隔设置，如此一来，可减少pin抗静电结构的静电击穿风险，与此同时，其抗静电击穿的能力也主要受到两个pin结构20之间的电阻的制约。然而，由于两个呈间隔设置的pin结构20之间的距离(即为第一距离s)在目前工艺的限制作下用无法进一步缩小，从而限制着pin抗静电结构的抗静电击穿的能力。

为此，本申请为了解决这个问题，特地在两个pin结构20之间形成有第二金属层(在这里，第二金属层能起到类似于导线的作用，可参见图9所示，图9为pin抗静电结构的等效电路图，本申请两个pin结构20之间的有效距离小于第一距离s。两个pin结构20间的串联电阻为rt1+rt2，其小于rt，因此可降低串联电阻)，且第二金属层分别与两个pin结构20之间具有间隙。这样一来，本申请的两个pin结构20之间的第一距离s不变，但是其有效距离可以在第二金属层40的作用下被缩小，即两个pin结构20之间的有效距离缩小为每一个pin结构20至第二金属层之间的距离之和，其有效距离明显小于第一距离s。本申请通过实际验证，增设本申请提供的第二金属层之后，两个pin结构20之间的电阻有效距离可以达到1.5μm以下，极大地缩小了两个pin抗静电结构之间的第一距离。

综上所述，本申请提供一种pin抗静电结构，其包括n型半导体层10、形成于n型半导体层10一侧且呈间隔设置的两个pin结构20，以及形成于pin结构20上且与pin结构20欧姆接触的第一金属层30、31，其中，两个pin结构20之间具有第二金属层40，第二金属层40与n型半导体层10欧姆接触，且第二金属层40分别与两个pin结构20之间具有间隙。如此一来，本申请通过在两个pin结构20之间增设第二金属层，且第二金属层分别与两个pin结构20之间具有间隙，可以使得两个pin结构20之间的有效距离明显缩短，这样一来，两个pin抗静电结构之间的电阻在一定程度上便得到了有效降低，发生静电放电时，两个串联的反向二极管(即为两个pin结构20)之间的串联电阻会产生热量；当热量超过器件耐受阈值时，器件烧毁，本申请通过减小两个pin结构之间的电阻可以有效减少热量产生。因此，可使得pin抗静电结构在后续封装亦或者工作过程中可降低被静电击穿的风险，从而有效提升了半导体芯片的抗静电能力，进而提高了半导体芯片的品质。

可选地，在本实施例中，上述的两个pin结构20之间的距离在1.5μm至4μm之间。该两个pin结构20之间的距离即为第一距离s，示例地，第一距离s可以为1.5μm、2.0μm、3μm以及4μm等。

需要说明的是，在本实施例中，上述第二金属层40的厚度可以在至之间。示例地，第二金属层40的厚度可以为以及等，具体地，第二金属层40的厚度本领域技术人员可根据实际情况而定，本申请不做限制。

可选地，第二金属层40部分渗入n型半导体层10内，且渗入n型半导体层10内的厚度在至之间。优选地，在本实施例中，第二金属层40渗入n型半导体层10内的厚度为

另外，在本实施例中，该第二金属层40可以包括至少两层依次层叠形成的子金属层，且子金属层的材质为au、ge、ni、al或ti中的任意一种。例如，第二金属层40可以包括依次形成于n型半导体层10上的两层子金属层、依次形成于n型半导体层10上的三层子金属层，或者形成于n型半导体层10上的四层子金属层等。另外，应理解，一般地，相邻的两个子金属层之间的材质是不相同的，且第二金属层40的多个子金属层的材质应当为au、ge、ni、al或ti中的任意两种组合或者多种组合。

优选地，为了进一步使得pin抗静电结构的性能更佳，在本实施例中，第二金属层40可为四层结构。当第二金属层40为四层结构时，例如，可以依次选择材质为au/ge/ni/au的子金属层。

为了便于定义出功能区，以便于在功能区形成pin结构20，可选地，n型半导体层10的外周具有通过离子注入形成的隔离区50。应理解，为了定义出功能区，上述隔离区50应当是闭环设置于n型半导体层10的某一区域的。

可选地，为了对半导体器件进行保护，pin抗静电结构还包括形成于n型半导体层10上的钝化层60，钝化层60覆盖两个pin结构20的外壁面以及第二金属层40，且第一金属层30、31露出于钝化层60之外。需要说明的是，在本实施例中，请参照图2所示，钝化层60完全覆盖pin结构20的外周壁以及第二金属层40。该钝化层60作为后续互联金属的隔离区50，可以保护其下方的器件或者电路在后续的工艺中免遭破坏。

示例地，在本实施例中，上述钝化层60的材质为氮化硅。当然，应理解，氮化硅只是本申请给出的一种示例，在其他的实施例中，钝化层60的材质本领域技术人员也可以根据需求选择其他的材质，只要能保证其下方的器件或者电路在后续的工艺中免遭破坏即可。

请结合参照图3至图8所示，本发明的另一方面，还提供一种pin抗静电结构的制备方法。具体请参照图7和图8，该pin抗静电结构的制备方法包括如下步骤：

s100、在n型半导体层10上表面涂布光阻、曝光、显影、刻蚀依次形成两个呈间隔设置的pin结构20，和分别位于每个pin结构20与n型半导体层10之间的阻挡层70。

应理解，上述阻挡层70应当包括两个，且两个阻挡层70也呈间隔设置，并位于每个pin结构20与n型半导体层10之间。阻挡层70的设置是为了便于在n型半导体层10上先行形成两个pin结构20。

另外，两个pin结构应当形成于n型半导体层10的功能区内。其中，功能区的定义可以是通过在n型半导体层10的上表面通过离子注入隔离以形成。

请结合参照图3所示，该pin结构20包括依次形成于阻挡层70(其材质可以为ingap)上的n-gaas层21、i层22以及p-gaas23层。应理解，上述各层级的制备生长方式本领域技术人员也可根据常识做出常规选择，本申请不再赘述。

s200、在n型半导体层10表面涂布光阻；

s300、先在两个pin结构20的上表面形成第一窗口，蒸镀金属，通过高温退火，在第一窗口形成与两个pin结构20的p极(即为pin结构20的p-gaas层)欧姆接触的第一金属层30、31；再在两个pin结构20的间隙处形成第二窗口，蒸镀金属，通过高温退火，在第二窗口形成与n型半导体层10欧姆接触的第二金属层40。

或者，先在两个pin结构20的间隙处形成第二窗口，蒸镀金属，通过高温退火，在第二窗口形成与所述n型半导体层10欧姆接触的第二金属层40；再在两个pin结构的上表面形成第一窗口，蒸镀金属，通过高温退火，在第一窗口形成与两个pin结构20的p极(即为pin结构20的p-gaas层)欧姆接触的第一金属层30、31。

需要说明的是，第一窗口用于蒸镀第一金属层30、31，所述第二窗口用于蒸镀第二金属层40，具体地，第一窗口和第二窗口的尺寸本领域技术人员可根据实际情况而定。另外，该第一窗口和第二窗口的形成方式本申请不做限制，示例地，可以为刻蚀形成。

需要说明的是，上述通过蒸镀金属、并经过高温退火的方式形成位于两个pin结构20之间的第二金属层40，只是本申请的一种示例而已，在其他的实施例中，也可以通过其他可行的方式形成位于两个pin结构20之间的第二金属层40。

另外，第二窗口包括一个，第一窗口包括两个(两个第一窗口分别形成于pin结构20的上方，分别用于蒸镀用于与正极相连的第一金属层31，和与负极相连的第一金属层30)。

除此之外，在实际制备过程中，本领域技术人员也可以根据需求将第二金属层40进行研磨以达到合适厚度，例如可将第二金属层40的厚度研磨至至之间。

另外，需要说明的是，上述步骤s300中第一金属层30、31和第二金属层40的形成也可以是通过一次蒸镀形成的。应理解，其材质相同。

可选地，请结合参照图5，本实施例提供的pin抗静电结构的制备方法还包括如下步骤：

s400、在n型半导体层10上沉积钝化层60，钝化层60覆盖两个pin结构20的外壁面以及第二金属层40；

s500、在钝化层60位于两个pin结构20的上方处形成有开口，开口用于使第一金属层30、31露出。

应理解，上述开口的设置设为了便于使得第一金属层30、31露出于钝化层之外，例如，该开口可以为经过刻蚀形成或者经过挖槽形成，本申请不做限制。

另外，需要说明的是，上述步骤s400和步骤s500可以在形成第一金属层30、31之后进行，也可以在形成第一金属层30、31之前完成(即指当第一金属层30、31和第二金属层40分两步蒸镀形成的情况)。

示例地，在一种实施例中，上述步骤s400和步骤s500可以在形成第一金属层30、31之后进行。这时，可以在pin结构20上形成第一金属层30、31之后，再在n型半导体层10上沉积钝化层60，以使钝化层60覆盖第二金属层40、pin结构20以及第一金属层30、31，然后通过蚀刻等方式去除位于第一金属层30、31上的钝化层60，以使第一金属层30、31露出于钝化层60之外即可。

示例地，在另一种实施例中，上述步骤s400和步骤s500可以在形成第一金属层30、31之前进行。这时，可以在n型半导体层10上沉积钝化层60，以使钝化层60覆盖第二金属层40、pin结构20以及第一金属层30、31，然后通过蚀刻等方式去除位于pin结构20上的钝化层60，以使pin结构20露出于钝化层60之外即可。具体采用何种制备方式本领域技术人员可根据实际需求选择可行方式。

应理解，上述pin抗静电结构的制备方法是为了制备出上述的pin抗静电结构。该pin抗静电结构的制备方法旨在能够有效提升pin抗静电结构的抗静电能力，以提高半导体芯片的品质。本方法未提及的层级，本领域技术人员可根据实际情况进行制备步骤的合理选择。

以上所述仅为本发明的可选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。