晶圆的测试结构的制作方法

[0001]
本申请涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。


背景技术：

[0002]
半导体器件的制造过程非常复杂，通常需要在晶圆表面施加数百道甚至上千次各种不同工艺过程，从而在晶圆上制作出各种具备特定电学特性的半导体器件。为了保证器件的加工过程更加顺利，通常会在晶圆的无效区域，例如划片道(scribe lane)中，设计和制作各种监控图形，并通过光学测量手段对加工工艺的结果进行检测。
[0003]
重合精度是半导体器件的制程中最重要的过程参数之一，该参数可以表征两次光刻步骤对应的两个结构的相对位置偏差。一个半导体器件的制程通常需要经过几次到数十次不等的光刻步骤，工程师在设计器件时通常考虑了极限的重合精度要求，并以此作为层与层之间的套准余量，从而要求光刻工艺各个层间套准时控制重合精度参数，一旦超出极限的重合精度，器件可能面临性能退化或失效。有经验的光刻工程师通常会在每一层光刻时，利用光学测量的方法对特定位置的监控图形进行测量，以尽量保证该次光刻输出合格的版层图形，但即使经过严格的测试，依旧无法保证所有图形的套刻都是受控的。当半导体器件制作完成，大部分监控图形变得无法通过光学方法识别，有些甚至无法留存在晶圆上，因此无法再进行重合精度的提取，一旦器件发生失效，将无法直接判断是否为重合精度的问题。
[0004]
因此，希望提供一种改进的晶圆测试结构，以便在完成器件制作后依然可以提取出表征两次光刻步骤对应的两个结构的相对位置偏差的参数。


技术实现要素：

[0005]
有鉴于此，本发明提供了一种改进的晶圆测试结构，在完成器件制程后可通过两个导电部构成的电容的电容量确定半导体器件的两个套刻结构之间的相对偏差距离与方向。
[0006]
根据本发明实施例提供一种晶圆的测试结构，晶圆包括至少一个半导体器件，半导体器件具有套刻的第一结构与第二结构；测试结构包括：第一导电部；以及第二导电部，与第一导电部构成第一电容；其中，沿第一方向，随着第一结构与第二结构之间相对位置的偏差增大，第一导电部在第二导电部上的正投影面积递增或递减，使第一电容的电容量随之变化；第一方向垂直于晶圆的厚度方向。
[0007]
可选地，还包括第三导电部，与第一导电部构成第二电容；其中，沿第一方向，第二导电部与第三导电部分别位于第一导电部的两侧，且随着第一结构与第二结构之间相对位置的偏差增大，第一导电部在第三导电部上的正投影面积递增或递减，使第二电容的电容量随之变化。
[0008]
可选地，沿第一方向，在第一结构与第二结构之间的相对距离为预设值的情况下，第一电容与第二电容的电容值相同；在第一结构与第二结构之间的相对距离不等于预设值
的情况下，随着第一结构与第二结构之间相对位置的偏差增大，第一电容的电容量与第二电容的电容量变化的趋势相反，且变化量相同。
[0009]
可选地，还包括：隔离层，覆盖第二导电部与第三导电部，第一导电部位于隔离层的表面；穿设于隔离层中的多个连接柱；第二电极，位于隔离层表面，与第一导电部间隔设置，并经相应连接柱与第二导电部电连接；以及第三电极，位于隔离层表面，与第一导电部间隔设置，并经相应连接柱与第三导电部电连接。
[0010]
可选地，第二电极、第三电极以及第一导电部均为焊盘，第二电极、第三电极分别与相应连接柱直接接触；或者第二电极、第三电极通过位于晶圆中的电连接层与连接柱连接。
[0011]
可选地，还包括：隔离层，覆盖第二导电部与第三导电部，且第一导电部位于隔离层的表面；覆盖介质层，位于隔离层上并覆盖第一导电部；多个连接柱，一部分连接柱穿过覆盖介质层，另一部分连接柱穿过覆盖介质层与隔离层；第一电极，位于覆盖介质层表面，与第一导电部的位置对应并经相应连接柱与第一导电部电连接；第二电极，位于覆盖介质层表面，与第一电极间隔设置，并经相应连接柱与第二导电部电连接；以及第三电极，位于覆盖介质层表面，与第一电极间隔设置，并经相应连接柱与第三导电部电连接。
[0012]
可选地，第一导电部包括位于衬底上方的导电层，第二导电部包括位于衬底中的掺杂区或者位于衬底上方的导电层，第三导电部包括位于衬底中的掺杂区或者位于衬底上方的导电层。
[0013]
可选地，第一导电部为位于衬底上方的掺杂多晶硅层或金属层，第二导电部和第三导电层均为位于衬底中的掺杂区；或者第一导电部为位于衬底上方的金属层，第二导电部和第三导电层均为位于衬底上方的金属层。
[0014]
可选地，还包括第四导电部，与第一导电部构成第三电容；其中，沿第二方向，随着第一结构与第二结构之间相对位置的偏差增大，第一导电部在第四导电部上的正投影面积递增或递减，使第三电容的电容量随之变化；第二方向分别垂直于晶圆的厚度方向与第一方向。
[0015]
可选地，还包括第五导电部，与第一导电部构成第四电容；其中，沿第二方向，第四导电部与第五导电部分别位于第一导电部的两侧，随着第一结构与第二结构之间相对位置的偏差增大，第一导电部在第五导电部上的正投影面积递增或递减，使第四电容的电容量随之变化。
[0016]
可选地，沿第二方向，在第一结构与第二结构之间的相对距离为预设值的情况下，第三电容与第四电容的电容值相同；在第一结构与第二结构之间的相对距离不等于预设值的情况下，随着所述第一结构与第二结构之间相对位置的偏差增大，第三电容的电容量与第四电容的电容量变化的趋势相反，且变化量相同。
[0017]
本实施例提供的晶圆的测试结构，由于第一导电部与第二导电部构成第一电容，且第一导电部在第二导电部上的投影面积会随半导体器件中两个套刻结构之间相对偏差距离的变化而变化，因此，能够以电容值的变化情况推算出两个套刻结构之间的相对偏差距离和偏差方向。所以当半导体器件制作完成后，仅需提取出第一电容的电容值这一参数，即可得到两次光刻步骤对应的两个套刻结构之间相对的偏差距离与方向。
[0018]
进一步地，通过在第一导电部两侧对应设置两个导电部，使得通过比较两个电容
值的大小即可确定半导体器件两个结构之间相对的偏差距离和偏差方向，减少工艺过程中公差的影响，进一步提高了测试结果的准确性。
附图说明
[0019]
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
[0020]
图1a与图1b示出了本发明第一实施例的晶圆中的半导体器件的结构示意图。
[0021]
图2示出了本发明第一实施例的晶圆的结构示意图。
[0022]
图3示出了图2中测试结构200b的俯视图。
[0023]
图4a示出了沿图3中aa线及沿线的截面图。
[0024]
图4b示出了沿图3中bb线及沿线的截面图。
[0025]
图5a至图5c、图6、图7a与图7b示出了本发明第一实施例的测试原理示意图。
[0026]
图8示出了本发明第二实施例的晶圆中的半导体器件的结构示意图。
[0027]
图9示出了用于测试图8中半导体器件的测试结构的俯视图。
[0028]
图10a示出了沿图9中aa线及沿线的截面图。
[0029]
图10b示出了沿图9中bb线及沿线的截面图。
[0030]
图11示出了本发明第三实施例的晶圆中的半导体器件的结构示意图。
[0031]
图12示出了用于测试图11中半导体器件的测试结构的俯视图。
[0032]
图13a示出了沿图12中aa线及沿线的截面图。
[0033]
图13b示出了沿图12中bb线及沿线的截面图。
具体实施方式
[0034]
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
[0035]
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0036]
本发明可以各种形式呈现，以下将描述其中一些示例。
[0037]
图1a与图1b分别示出了本发明第一实施例的晶圆中的半导体器件的结构示意图。
[0038]
如图1a和图1b所示，半导体器件100包括：位于衬底101上的第一结构110、位于衬底101内的第二结构120、以及位于二者之间的隔离层130。在本实施例中，第一结构110包括但不限于多晶硅导电层、金属导电层，第二结构120包括但不限于衬底101中的掺杂区。以第一结构110为多晶硅导电层为例，在形成第一结构110的步骤中，需要先采用第一掩模，在多晶硅导电层上形成光刻图案，然后根据光刻图案对多晶硅导电层进行刻蚀从而形成第一结构110。在形成第二结构120的步骤中，需要先采用第二掩模形成光刻图案，然后根据光刻图案对衬底101 进行掺杂从而形成第二结构120。
[0039]
在本实施例中，第一结构110与第二结构120之间的相对位置精度由两次光刻图案
的套刻精度决定，如果两次光刻图案的套刻精度不达标，就会导致第一结构110与第二结构120之间的相对位置发生偏差。比如图1a和图1b分别代表了两次光刻图案的套刻精度达标和未达标时的结构，其中在图1a中，第一结构110在第二结构120上的投影面积(即第一结构110与第二结构120的正对面积)达到了器件设计要求；在图1b 中，第一结构110与第二结构120的正对面积小于器件设计要求。当然，图1b也可以用于示意两次光刻图案的套刻精度达标时的情况，而图1a 用于示意两次光刻图案的套刻精度不达标时的情况。以下以图1a代表套刻精度达标时的图形为例进行说明。
[0040]
在一些其他实施例中，第一结构110和第二结构120可以是均位于衬底101上的导电层，例如多层金属互联结构中，某相邻两层金属交叠形成的电容结构。
[0041]
图2示出了本发明实施例的晶圆的结构示意图。
[0042]
如图2所示，晶圆10包括多个半导体器件100与测试结构，一般多个半导体器件100按行和列的形式呈阵列式排列，相邻半导体器件100 之间的区域为划片道11。本实施例中，测试结构位于划片道11中。根据测试目的不同，测试结构可以为多种，比如图2中示出了四种测试结构，其中，测试结构200a用于测量半导体器件100的第一结构110与第二结构120之间在第一方向上(x轴方向)的相对位置偏差。测试结构 200b和200c均用于测量半导体器件100的第一结构110与第二结构120 之间分别在x轴、y轴方向的相对位置偏差。测试结构200d用于测量半导体器件100的第一结构110与第二结构120之间在第二方向(y轴方向)上的相对位置偏差。
[0043]
在本实施例中，x轴方向与y轴方向相互垂直，并且x轴方向与y 轴方向均垂直于晶圆10的厚度方向。其中x轴方向定义为半导体器件 100按行排列的方向，y轴方向定义为半导体器件100按列排列的方向。在一些其他实施例中，x轴方向与y轴方向可以互换，或者在垂直于晶圆10的厚度方向的平面上，可以根据需要对x轴方向与y轴方向进行其他设置和定义。
[0044]
本领域技术人员还可以根据实际测试需要，仅在划片道11中设置测试结构200a、测试结构200b、测试结构200c以及测试结构200d中的一种、两种或三种组合。
[0045]
在其它实施例中，也可以将上述测试结构中的一种或多种设置在半导体器件100的位置上，即在原本用于设置半导体器件100的某些区域设置测试结构。
[0046]
图3示出了图2中测试结构200b的俯视图，图4a示出了沿图3中 aa线及沿线的截面图，图4b示出了沿图3中bb线及沿线的截面图。
[0047]
如图3、图4a和图4b所示，测试结构200b包括：第一导电部210、第二导电部222、第三导电部223、第四导电部224以及第五导电部225。其中，沿x轴方向，第二导电部222与第三导电部223分别位于第一导电部210的两侧；沿y轴方向，第四导电部224与第五导电部225分别位于第一导电部210的两侧。
[0048]
此外，测试结构200b还包括作为测试点的第二电极252、第三电极 253、第四电极254以及第五电极255，分别与第二导电部222、第三导电部223、第四导电部224以及第五导电部225的位置对应。第二电极 252与第二导电部222电连接，第三电极253与第三导电部223电连接，第四电极254与第四导电部224电连接，第五电极255与第五导电部225 电连接。
[0049]
测试结构200b的第一导电部210与半导体器件100的第一结构110 共用第一掩模，对应于同一光刻步骤中形成的光刻图案。即在采用第一掩模所形成的光刻图案中，同时定
义出第一导电部210和第一结构110。
[0050]
测试结构200b的第二导电部222、第三导电部223、第四导电部224 以及第五电导电部225与半导体器件100的第二结构120共同对准于第二掩模。即在采用第二掩模所形成的光刻图案中，同时定义出第二导电部222、第三导电部223、第四导电部224、第五电导电部225以及第二结构120。
[0051]
因此，半导体器件100的第一结构110与第二结构120之间的相对位置偏差会同步体现在第一导电部210与第二导电部222、第一导电部 210与第三导电部223、第一导电部210与第四导电部224以及第一导电部210与第五导电部225之间的相对位置偏差中。
[0052]
在本实施例中，第一结构110与第二结构120之间相对位置的偏差是二者之间的实际相对位置与达到套刻精度要求位置之间的误差。第一导电部210与第二导电部222之间的相对位置偏差是二者之间的实际相对位置与预设相对位置之间的误差。并且，若第一结构110与第二结构 120达到了套刻精度要求时，即二者未发生相对位置偏差，第一导电部 210与第二导电部222也达到了其预设相对位置。比如图1a示出了半导体器件100的第一结构110与第二结构120之间未发生相对偏差条件下的结构，图3和图4a示出了此种情况下第一导电部210与第二导电部 222处于预设相对位置下的结构。
[0053]
同理，第三导电部223、第四导电部224以及第五导电部225分别与第一导电部210的相对位置偏差的定义与前述第二导电部222类似，不赘述。
[0054]
本实施例中，测试结构200b的第一导电部210最好与半导体器件 100的第一结构110属于相同工艺层并保持对应，比如若第一结构110 为位于衬底101表面的多晶硅层，则第一导电部210最好也为位于衬底 101表面的多晶硅导电层；若第一结构110为位于衬底101表面的金属导电层，则第一导电部210最好也为位于衬底101表面的金属导电层。
[0055]
同理，测试结构200b的第二导电部222、第三导电部223、第四导电部224以及第五导电部225最好与半导体器件100的第二结构120属于相同工艺层并保持一致。比如第二结构120为位于衬底101中的掺杂区，则第二导电部至第五导电部222-225也均为位于衬底101中的掺杂区。
[0056]
进一步地，测试结构200b的第一导电部210与半导体器件100的第一结构110在相同步骤中形成。测试结构200b的第二导电部222、第三导电部223、第四导电部224以及第五电导电部225与半导体器件100 的第二结构120在相同步骤中形成。
[0057]
在本实施例中，第一导电部210与第二导电部222构成第一电容c1，其中第一导电部210与第二导电部222分别作为第一电容c1的电极板，第一导电部210在第二导电部222上的投影面积即为两个电极板之间的正对面积。相应的，第一导电部210与第三导电部223构成第二电容c2、第一导电部210与第四导电部224构成第三电容c3、第一导电部210 与第五导电部225构成第四电容c4。
[0058]
如图4a和图4b所示，第一导电部210在第二导电部222上的正投影区域沿x轴方向的宽度为d1，第一导电部210在第三导电部223上的正投影区域沿x轴方向的宽度为d2，第一导电部210在第四导电部224 上的正投影区域沿y轴方向的宽度为d3，第一导电部210在第五导电部 225上的正投影区域沿y轴方向的宽度为d4。
[0059]
进一步参考图4a和图4b，测试结构200b还包括隔离层230和多个连接柱240。其中，隔离层230位于衬底101的表面上，用于隔离衬底 101与作为测试点的第一导电部210、第二
电极252、第三电极253、第四电极254以及第五电极255。多个连接柱240均穿过隔离层230。第二电极252经相应连接柱240与第二导电部222电连接，第三电极253经相应连接柱240与第三导电部223电连接，第四电极254经相应连接柱 240第四导电部224电连接，第五电极255经相应连接柱240第五导电部225电连接。
[0060]
在本实施例中，除第一导电部210之外，上述作为测试点的第二电极至第五电极252-255均可以为焊盘。具体的，焊盘均可以与连接柱240 直接接触而形成电连接；或者，除第一导电部210之外，其它作为测试点的焊盘通过设置于晶圆10中间的某一电连接层(材质比如是金属或掺杂多晶硅)与连接柱240间接接触而形成电连接。
[0061]
在一些优选的实施例中，半导体器件100的隔离层130与测试结构 200b中的隔离层230在同一步骤中形成。
[0062]
图5a和图5c、图6、图7a和图7b示出了本发明第一实施例的测试原理示意图，其中，图7a示出了沿图6中aa线及沿线的截面图，图 7b示出了沿图6中bb线及沿线的截面图。
[0063]
如图5a所示，理想情况下，沿x轴(或y轴)方向，第一结构110 与第二结构120之间的相对距离(即第一结构110的中心到第二结构120 的中心距离)为h。在实际生产工艺中，只要第一结构110与第二结构 120之间的相对距离在h
±
h(h为套准容差)的范围内，都视为二者达到了套刻精度要求。
[0064]
如图5b所示，沿x轴(或y轴)方向，半导体器件100中的第一结构110与第二结构120之间的相对距离为h+h1，h1＞h，则第一结构 110与第二结构120之间的相对位置发生偏差，偏差距离为h1。
[0065]
如图5c所示，沿x轴(或y轴)方向，半导体器件100中的第一结构110与第二结构120之间的相对距离为h-h2，h2＞h，则第一结构 110与第二结构120之间的相对位置发生偏差，偏差距离为h2。
[0066]
如图6与图7a所示，沿x轴方向，在半导体器件100中的第一结构110与第二结构120之间的相对位置发生偏差的情况下，例如第一结构110沿x轴方向偏移，测试结构200b的第一导电部210也会沿x轴方向正向移动，第一结构110与第二结构120之间的距离增加，第一导电部210在第二导电部222上的正投影区域的宽度d1及面积减小，第一电容c1的电容量随之减小。同时，第一导电部210在第三导电部223 上的正投影区域的宽度d2及面积增大，第二电容c2的电容量随之增大。
[0067]
在一些实施例中，可以仅通过第一电容c1的电容值表征第一结构 110与第二结构120之间相对位置的偏差。其中，偏差方向可以通过第一电容c1与第一预设电容量的大小判断。其中，第一预设电容量定义为第一导电部210与第二导电部222处于预设相对位置时，由第一导电部210和第二导电部222构成的电容的电容量，具体可以根据第一导电部210与第二导电部222的材质、隔离层230的材质和厚度、以及第一导电部210与第二导电部222的正对面积等因素确定。例如当第一电容 c1的电容量小于第一预设电容量时，可以判断出第一结构110相对于第二结构120沿x轴方向正向偏移，偏差距离可以通过测得的第一电容 c1的电容量相对于预设电容量的变化值按预设比例转化获得。
[0068]
同理，在一些实施例中，其中，偏差方向可以通过第二电容c2与第二预设电容量的大小判断。其中，第二预设电容量定义为第一导电部 210与第三导电部223处于预设相对位置时，由第一导电部210和第三导电部223构成的电容的电容量，具体可以根据第一导电部
210与第三导电部223的材质、隔离层230的材质和厚度、以及第一导电部210与第三导电部222的正对面积等因素确定。例如当第二电容c2的电容量小于第二预设电容量时，可以判断出第一结构110相对于第二结构120 沿x轴方向反向偏移，偏差距离可以通过测得的第二电容c2的电容量相对于第二预设电容量的变化值按预设比例转化获得。
[0069]
在一些优选实施例中，可以通过第一电容c1与第二电容c2共同确定半导体器件100的第一结构110与第二结构120之间相对位置的偏差。例如在第一结构110和第二结构120之间沿x轴方向未发生相对偏差的状态下，比如图5a中第一结构110和第二结构120之间的相对距离为h，将第一电容c1与第二电容c2的电容量设置为相等。在测得第一电容 c1的电容量小于第二电容c2的电容量时，可以判断出第一结构110相对于第二结构120沿x轴方向正向偏移，在第一电容c1的电容量大于第二电容c2的电容量时，可以判断出第一结构110相对于第二结构120 沿x轴方向反向偏移。
[0070]
如图6与图7b所示，沿y轴方向，在半导体器件100中的第一结构110与第二结构120之间的相对位置发生偏差的情况下，例如第一结构110沿y轴方向偏移，测试结构200b的第一导电部210也会沿y轴方向正向移动，第一导电部210在第四导电部224上的正投影区域的宽度d3和面积均减小，第三电容c3的电容量随之减小。同时，第一导电部210在第五导电部225上的正投影区域的宽度d4和面积均增大，第四电容c4的电容量增大。
[0071]
在一些实施例中，可以仅通过第三电容c3或仅通过第四电容c4的值表征半导体器件100的第一结构110与第二结构120在y轴方向上相对位置的偏差。具体过程与前述通过第一电容c1(或第二电容c2)判断第二结构120相对于第一结构110在x轴方向上的偏差情况类似，不赘述。
[0072]
在一些实施例中，可以通过第三电容c3与第四电容c4的值共同表征半导体器件100的第一结构110与第二结构120之间相对位置的偏差。例如将第三电容c3与第四电容c4的初始值设置为相等，以对应第一结构110和第二结构120之间沿y轴方向未发生相对偏差时的状态。在测得第三电容c3的电容量小于第四电容c4的电容量时，可以判断出第一结构110相对于第二结构120沿y轴方向正向偏移，在测得第三电容 c3的电容量大于第四电容c4的电容量时，可以判断出第一结构110相对于第二结构120沿y轴方向反向偏移。
[0073]
与测试结构200b相比，图2中的测试结构200a不包括第四导电部 224与第五导电部225；测试结构200c不包括第三导电部223与第四导电部224；测试结构200d不包括第二导电部222与第三导电部223。测试结构200a、测试结构200c以及测试结构200d的测试原理与测试结构 200b类似，此处不再赘述。
[0074]
图8示出了本发明第二实施例的晶圆中的半导体器件的结构示意图。
[0075]
如图8所示，半导体器件300包括：第一结构310、第二结构320 以及隔离层330以及覆盖介质层340。在本实施例中，第二结构320包括但不限于衬底301中的掺杂区；第一结构310包括但不限于多晶硅导电层、金属导电层；隔离层330位于衬底301表面；第一结构310位于隔离层330表面；覆盖介质层340位于隔离层330上并覆盖第一结构310。第一结构310与第二结构320的形成工艺与第一实施例类似，此处不再赘述。与第一实施例的不同之处在于，本实施例中的第一结构310被覆盖介质层340覆盖。
[0076]
图9示出了用于测试图8中半导体器件的测试结构的俯视图，图10a 示出了沿图9中aa线及沿线的截面图，图10b示出了沿图9中bb线及沿线的截面图。
[0077]
如图9、图10a和图10b所示，测试结构400包括：第一导电部410、第二导电部422、第三导电部423、第四导电部424以及第五导电部425。其中，第一导电部410、第二导电部422、第三导电部423、第四导电部 424以及第五导电部425的形成工艺以及与半导体器件300中第一结构 310和第二结构320的位置关系与第一实施例类似，此处不再赘述。
[0078]
此外，测试结构400还包括：隔离层430、覆盖介质层440、多个连接柱450、作为测试点的第一电极461、第二电极462、第三电极463、第四电极464以及第五电极465。其中，隔离层430位于衬底301的表面上，用于隔离第一导电部410与衬底301。第一导电部410位于隔离层430表面，并被位于隔离层430上的覆盖介质层440覆盖。第一电极 461、第二电极462、第三电极463、第四电极464以及第五电极465均位于覆盖介质层440表面并且彼此间隔。一部分连接柱450穿过覆盖介质层440以电连接第一电极461和第一导电部410，另一部分连接柱450 穿过覆盖介质层440与隔离层430以分别电连接第二电极462与第二导电部422、第三电极463与第三导电部423、第四电极464与第四导电部 424、第五电极465与第五导电部425。
[0079]
在本实施例中，上述测试点均为焊盘。具体地，作为测试点的焊盘可以与连接柱450直接接触而形成电连接；或者，作为测试点的焊盘通过设置于晶圆10中间的某一电连接层(材质比如是金属或掺杂多晶硅) 与连接柱450间接接触而形成电连接。
[0080]
在一些优选的实施例中，半导体器件300的隔离层330与测试结构400中的隔离层430在同一步骤中形成。半导体器件300的覆盖介质层 340与测试结构400中的覆盖介质层440在同一步骤中形成。
[0081]
测试结构400的测试原理与测试结构200b类似，此处不再赘述。
[0082]
图11示出了本发明第三实施例的晶圆中的半导体器件的结构示意图。
[0083]
如图11所示，半导体器件500包括：第一结构510、第二结构520、层间介质层530、隔离层540以及覆盖介质层550，与第二实施例的不同之处在于，在本实施例中，第二结构520位于衬底501上方的层间介质层530中。第一结构510与第二结构520例如为多层金属互联结构。
[0084]
图12示出了用于测试图11中半导体器件的测试结构的俯视图，图 13a示出了沿图12中aa线及沿线的截面图，图13b示出了沿图12中 bb线及沿线的截面图。
[0085]
如图12、图13a和图13b所示，测试结构600包括：层间介质层601、第一导电部610、第二导电部622、第三导电部623、第四导电部624、第五导电部625、隔离层630、覆盖介质层640、多个连接柱650、第一电极661、第二电极662、第三电极663、第四电极664以及第五电极665。测试结构600与测试结构400的不同之处在于，第二导电部622、第三导电部623、第四导电部624以及第五导电部625均位于衬底501上方的层间介质层601中。
[0086]
在本实施例提供的晶圆的测试结构中，由于第一导电部与第二导电部构成第一电容，且第一导电部在第二导电部上的投影面积会随半导体器件中两个套刻结构之间相对偏差距离的变化而变化，因此，该测试结构能够以电容量的变化情况推算出半导体器件中两个套刻结构之间的相对偏差距离和偏差方向。所以当半导体器件制作完成后，仅需提取出电容量这一参数，即可得到两次光刻步骤对应的两个结构之间相对的偏差距离与方向。
[0087]
进一步地，通过在第一导电部两侧对应设置两个导电部，使得通过比较两个电容量的大小即可确定半导体器件两个结构之间相对的偏差距离和偏差方向，减少工艺过程中公差的影响，进一步提高了测试结果的准确性。
[0088]
本发明实施例提供的晶圆的测试结构可以用于例如cmos电路的多晶硅和金属层之间；cmos电路的多层金属之间；或其它拥有多层金属互联结构的器件的测试。
[0089]
本发明实施例提供的晶圆的测试结构可以伴随半导体器件的加工过程产生，并且不会被破坏，通过合理的设计，可以对任意两个版层的导电层的重合精度进行电学测试。与此同时，利用晶圆上的无效区域进行测试结构的配置，且测试结构是和器件同步形成的，不增加额外的加工过程，不增加额外成本。此外，电学测试的精度不低于光学测量的精度，且测量难度低，并且无需反复测试多个结构，而是在同一个结构上施加不同的偏置条件，降低了操作难度。该测试结构尤其适用于无法采用光学手段确定套刻精度的情况。
[0090]
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。