图像传感器的制作方法

相关申请的交叉引用

本专利申请要求于2019年12月13日在韩国知识产权局递交的韩国专利申请no.10-2019-0167053的优先权，其全部内容通过引用合并于此。

本公开涉及一种图像传感器，具体地，涉及一种互补金属氧化物半导体(cmos)图像传感器。

背景技术：

图像传感器是被配置为将光学图像转换成电信号的半导体器件。图像传感器可以分类为两种类型：电荷耦合器件(ccd)类型和互补金属氧化物半导体(cmos)类型。通常，cmos型图像传感器称为“cis”。cis包括多个二维布置的像素，每个像素包括将入射光转换为电信号的光电二极管(pd)。

技术实现要素：

本发明构思的实施例提供了一种具有改进的电学和光学特性的图像传感器。

根据本发明构思的示例性实施例，图像传感器包括：半导体衬底，具有第一表面和第二表面，半导体衬底包括具有多个光电转换区域的像素区域；栅电极，设置在像素区域上并与第一表面相邻；第一隔离结构，从第一表面对朝向第二表面延伸，第一隔离结构包括：第一像素隔离图案，包围像素区域；以及第一内部隔离图案，与第一像素隔离图案间隔开并且定位在多个光电转换区域之间；以及第二隔离结构，从第二表面对朝向第一表面延伸，第二隔离结构具有与第一隔离结构的底表面的至少一部分竖直地间隔开的顶表面。与半导体衬底的第一表面相比，第一隔离结构的底表面更靠近半导体衬底的第二表面。

根据本发明构思的实施例，一种图像传感器可以包括：第一导电类型的半导体衬底，半导体衬底具有彼此面对的第一表面和第二表面，并且包括多个像素区域；第一像素隔离图案，设置在半导体衬底中，以将作为像素区域之一的第一像素区域与像素区域中的其他像素区域电分开；第一光电转换区域和第二光电转换区域，设置在第一像素区域中并包括与第一导电类型不同的第二导电类型的杂质；第一内部隔离图案，设置在第一光电转换区域和第二光电转换区域之间并与第一像素隔离图案间隔开；连接区域，设置在第一像素隔离图案和第一内部隔离图案之间以连接第一光电转换区域和第二光电转换区域，连接区域包括第二导电类型的杂质；以及第二内部隔离图案，从第二表朝向连接区域延伸并且与第一表面间隔开。

根据本发明构思的实施例，图像传感器可以包括：第一导电类型的半导体衬底，该半导体衬底包括像素区域并且具有在第一方向上彼此面对的第一表面和第二表面；多个光电转换区域，设置在像素区域中，并且包括与第一导电类型不同的第二导电类型的杂质；栅电极，设置在光电转换区域上并与第一表面相邻；第一隔离结构，从第一表朝向第二表面延伸，第一隔离结构包括：第一像素隔离图案，包围像素区域；以及第一内部隔离图案，与第一像素隔离图案间隔开并位于多个光电转换区域之间；第二隔离结构，从第二表朝向第一表面延伸，第二隔离结构包括：第二像素隔离图案，包围像素区域；以及第二内部隔离图案，连接到第二像素隔离图案并与像素区域重叠；势垒区域，设置在半导体衬底中以覆盖第一隔离结构的侧表面并包括第一导电类型的杂质；以及连接区，包括第二导电类型的杂质，该连接区域设置在第一像素隔离图案和第一内部隔离图案之间以连接多个光电转换区域。

附图说明

根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。

图1是示意性示出根据本发明构思的实施例的图像传感器的平面图。

图2是示出根据本发明构思的实施例的图像传感器的电路图。

图3是示出根据本发明构思的实施例的图像传感器的平面图。

图4a、图4b和图4c是分别沿图3的线a-a’、b-b’和c-c’截取的截面图。

图5a和图5b是分别示出第一隔离结构和第二隔离结构的平面图。

图6是示出图4a的部分aa的放大截面图。

图7是沿图3的线a-a’截取的截面图，示出根据本发明构思的实施例的图像传感器。

图8a和图8b是放大的截面图，每个截面图与图7的部分“bb”相对应。

图9是沿图3的线c-c’截取的截面图，示出根据本发明构思的实施例的图像传感器。

图10a和图10b是各自示出根据本发明构思的实施例的图像传感器的部分的平面图。

图11a至图11c是分别沿图10a的线线a-a’、b-b’和c-c’截取的截面图。

图12是示出根据本发明构思的实施例的图像传感器的平面图。

图13a和图13b是沿图12的线a-a’和b-b’截取的截面图。

图14、图16、图18和图21是示出根据本发明构思的实施例的制造图像传感器的方法的平面图。

图15、图17、图19、图20和图22是分别沿图14、图16、图18和图21的线a-a’截取的截面图，示出根据本发明构思的实施例的制造图像传感器的方法。

应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。但是，这些附图没有按比例绘制且不能精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或特性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或夸大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。

具体实施方式

现在将参照示出了示例性实施例的附图来更全面地描述本发明构思的示例实施例。

图1是示意性示出根据本发明构思的实施例的图像传感器的平面图。

参考图1，图像传感器可以包括像素阵列区域r1和焊盘区域r2。

像素阵列区域r1可以包括二维布置的多个像素p。像素阵列区域r1可以具有垂直于图像传感器的第一方向d1或厚度方向或竖直方向的光接收表面。厚度方向(或竖直方向)可以指垂直于半导体衬底100的第一表面100a的方向。像素p可以以矩阵形状或在两个不同方向(例如，第二方向d2和第三方向d3)上布置。第二方向d2和第三方向d3可以是平行于半导体衬底100的第一表面100a的方向。在实施例中，第一方向d1、第二方向d2和第三方向d3可以彼此正交。像素阵列区域r1可以输出由入射光在每个像素p中产生的电信号。

像素阵列区域r1可以包括中心区域cr和包围中心区域cr的边缘区域er。当在平面图中观察时，边缘区域er可以设置在中心区域cr的顶侧、底侧、右侧和左侧。

入射到像素阵列区域r1的边缘区域er中的光的角度可以不同于入射到像素阵列区域r1的中心区域cr中的光的角度。因此，在实施例中，可以将设置在中心区域cr中的像素p设置成具有与设置在边缘区域er中的像素p不同的结构。本发明构思不限于此。在实施例中，可以将设置在中心区域cr中的像素p设置成具有相同的结构，但具有与设置在边缘区域er中的像素p不同的结构。

用于输入或输出控制信号和光电信号的多个导电焊盘cp可以设置在焊盘区域r2中。在一个实施例中，导电焊盘cp可以包括用于从诸如图像传感器控制器等外部设备接收控制信号的第一焊盘，以及用于向诸如显示控制器等外部设备输出光电信号的第二焊盘。当在平面图中观察时，焊盘区域r2可以被设置为包围像素阵列区域r1，并且图像传感器可以容易地连接到外部设备。

图2是示出根据本发明构思的实施例的图像传感器的电路图。

参考图2，每个像素p可以包括第一光电转换器件pd1、第二光电转换器件pd2、第三光电转换器件pd3和第四光电转换器件pd4，第一传输晶体管tx1、第二传输晶体管tx2、第三传输晶体管tx3和第四传输晶体管tx4，以及逻辑晶体管rx、逻辑晶体管sx和逻辑晶体管ax。这里，逻辑晶体管可以包括复位晶体管rx、选择晶体管sx和放大晶体管ax。第一传输晶体管tx1、第二传输晶体管tx2、第三传输晶体管tx3和第四传输晶体管tx4的栅电极、复位晶体管rx和选择晶体管sx可以分别连接到驱动信号线tg1、tg2、tg3、tg4、rg和sg。

第一传输晶体管tx1、第二传输晶体管tx2、第三传输晶体管tx3和第四传输晶体管tx4可以分别包括第一栅电极tg1、第二栅电极tg2、第三栅电极tg3和第四栅电极tg4，并且可以分别电连接到第一光电转换器件pd1、第二光电转换器件pd2、第三光电转换器件pd3和第四光电转换器件pd4。在实施例中，第一传输晶体管tx1、第二传输晶体管tx2、第三传输晶体管tx3和第四传输晶体管tx4可以分别连接到电荷检测节点fn或浮置扩散区。在实施例中，每个电荷检测节点fn可以形成在像素p中的对应一个像素中。每个像素p中的传输晶体管tx1、传输晶体管tx2、传输晶体管tx3和传输晶体管tx4可以共享一个电荷检测节点fn。在实施例中，每个电荷检测节点fn可以设置在像素p中的对应像素中，以连接到传输晶体管tx1、传输晶体管tx2、传输晶体管tx3和传输晶体管tx4。

第一光电转换器件pd1、第二光电转换器件pd2、第三光电转换器件pd3和第四光电转换器件pd4可以被配置为产生与入射光的量成比例的光电荷。第一光电转换器件pd1、第二光电转换器件pd2、第三光电转换器件pd3和第四光电转换器件pd4中的每一个可以是或包括光电二极管、光电晶体管、光栅极或钉扎光电二极管(ppd)中的至少一种。

电荷检测节点fn可以被配置为累积存储在第一光电转换器件pd1、第二光电转换器件pd2、第三光电转换器件pd3和第四光电转换器件pd4中产生的光电荷。放大晶体管ax可以由电荷检测节点fn中存储的光电荷的量来控制。

复位晶体管rx可以被配置为周期性地放电或复位电荷检测节点fd中存储的光电荷。例如，复位晶体管rx的漏极可以连接到电荷检测节点fd，并且复位晶体管rx的源极可以连接到电源电压vdd。如果复位晶体管rx导通，则可以通过复位晶体管rx的源电极将电源电压vdd施加到电荷检测节点fn。因此，电荷检测节点fn中存储的光电荷可以通过复位晶体管rx被放电到电源电压vdd，因此电荷检测节点fn可以被复位。

放大晶体管ax可以放大电荷检测节点fn的电位的变化，并且可以将由选择晶体管sx放大的信号或像素信号输出到输出线vout。放大晶体管ax可以是源极跟随器缓冲放大器，其被配置为与提供给其栅电极的光电荷的量成比例地生成源-漏电流。放大晶体管ax的栅电极可以连接到电荷检测节点fn，放大晶体管ax的漏极可以连接到输出线vout，并且放大晶体管ax的源极可以连接到选择晶体管sx的漏极。

选择晶体管sx可以用于在读取操作期间选择像素p的对应行。如果选择晶体管sx导通，则施加到放大晶体管ax的漏电极的电源电压vdd可以被施加到选择晶体管sx的漏电极。

图3是示出根据本发明构思的实施例的图像传感器的平面图。图4a、图4b和图4c是分别沿图3的线a-a’、b-b’和c-c’截取的截面图。图5a和图5b是分别示出第一隔离结构和第二隔离结构的平面图。图6是示出图4a的部分aa的放大截面图。

参考图3和图4a至图4c，图像传感器可以包括光电转换层10、读出电路层20和光学透明层30。如图4a所示，光电转换层10可以设置在读出电路层20和光学透明层30之间。例如，读出电路层20可以设置在光电转换层10的表面上，光学透明层30可以设置在光电转换层10的相对表面上。

光电转换层10可以包括：半导体衬底100，包括多个像素区域px；第一像素隔离图案122和第二像素隔离图案132，设置在半导体衬底100中以限定像素区域px；以及第一内部隔离图案124和第二内部隔离图案134，设置在像素区域px中以在每个像素区域px内限定多个光电转换区域110。光电转换区域110可以将从外部入射的光转换为电信号。

读出电路层20可以包括连接到光电转换层10的读出电路(例如，mos晶体管)。读出电路可以包括先前参考图2描述的逻辑晶体管。读出电路层20可以对从光电转换层10产生的电信号执行信号处理操作。

光学透明层30可以包括布置成矩阵形状的微透镜330，并且可以包括在微透镜330和光电转换层10之间的滤色器320。，每个滤色器320可以根据每个单位像素的颜色包括红色、绿色和蓝色滤光器中的一个。然而，在某些实施例中，一些滤色器320可以包括红外滤光器。

在一个实施例中，半导体衬底100可以具有在第一方向d1上彼此相对的第一或前表面100a和第二或后表面100b。半导体衬底100可以包括第一导电类型的体硅衬底和外延层，该外延层形成在体硅衬底上并且具有第一导电类型。在实施例中，可以在图像传感器的制造过程期间去除体硅衬底，并且在这种情况下，半导体衬底100可以由第一导电类型的外延层构成。在某些实施例中，半导体衬底100可以是体半导体衬底，其中设置有第一导电类型的阱区域。第一导电类型可以是例如p型。

从第一表面100a朝向第二表面100b延伸的第一隔离结构120可以设置在半导体衬底100中。此外，可以在半导体衬底100中设置从第二表面100b朝向第一表面100a延伸的第二隔离结构130。第一隔离结构120的底表面120b可以面对第二隔离结构130的顶表面130t。例如，第一隔离结构120的底表面120b可以在第一方向d1上与第二隔离结构130的顶表面130t间隔开。第一隔离结构120的底表面120b可以在第一方向d1上与第二隔离结构130的顶表面130t重叠。在此，当在第一方向d1上测量时，第一隔离结构120的长度可以大于第二隔离结构130的长度。与半导体衬底100的第一表面100a相比，第一隔离结构120的底表面120b可以更靠近第二表面100b。

第一隔离结构120可以包括第一像素隔离图案122和第一内部隔离图案124。第二隔离结构130可以包括第二像素隔离图案132和第二内部隔离图案134。第一隔离结构120和第二隔离结构130可以在第一方向d1上彼此重叠，并且可以在第一方向d1上彼此间隔开。

第一隔离结构120的第一像素隔离图案122和第二隔离结构130的第二像素隔离图案132可以将半导体衬底100中的一个像素区域px与其他像素区域分开。当在平面图中观看时，第一像素隔离图案122和第二像素隔离图案132可以包围像素区域px。在一个实施例中，第一像素隔离图案122和第二像素隔离图案132可以包围像素区域px中的两个相邻的像素区域，如图3和图4a所示。此外，可以设置第一像素隔离图案122和第二像素隔离图案132以跨越像素区域px中的两个相邻的像素区域之间的区域。为了附图的简化，图3仅示出了由第一像素隔离图案122和第二像素隔离图案132限定的两个像素区域px，但是本发明构思不限于此。可以使用第一像素隔离图案122和第二像素隔离图案132来定义如图1所示的像素阵列区域r1中的每个像素区域(或像素p)。

当在平面图中观察时，第一像素隔离图案122和第二像素隔离图案132可以彼此重叠。第一像素隔离图案122的底表面可以面对第二像素隔离图案132的顶表面。第一像素隔离图案122的底表面和第二像素隔离图案132的顶表面可以在第一方向d1上彼此相邻。第一像素隔离图案122和第二像素隔离图案132可以设置在像素区域之间，以防止入射到像素区域px之一中的光进入邻域像素区域px。在实施例中，像素区域可以由第一像素隔离图案122和第二像素隔离图案132限定。

第一内部隔离图案124和第二内部隔离图案134可以设置在每个像素区域px中。第一内部隔离图案124和第二内部隔离图案134可以设置在光电转换区域110之间，以防止入射到光电转换区域110之一的光进入光电转换区域110中的其他光电转换区域。在实施例中，第一内部隔离图案124和第二内部隔离图案134可以在每个像素区域px中限定光电转换区域110。每个像素区域px中的光电转换区域110可以通过第一内部隔离图案124和第二内部隔离图案134彼此光学分开。第一内部隔离图案124和第二内部隔离图案134可以将每个像素区域px中的每个光电转换区域110电隔离。第一内部隔离图案124和第二内部隔离图案134可以在第一方向d1上彼此重叠。第一内部隔离图案124的底表面可以面对第二内部隔离图案134的顶表面。第一内部隔离图案124的底表面和第二内部隔离图案134的顶表面可以在第一方向d1上彼此相邻。

第一内部隔离图案124可以与第一像素隔离图案122间隔开，如图5a所示。例如，第一内部隔离图案124可以与第一像素隔离图案122水平地间隔开。第二内部隔离图案134可以连接到第二像素隔离图案132，如图5b所示。例如，第二内部隔离图案134可以连接到第二像素隔离图案132的内侧壁。在实施例中，第二内部隔离图案134和第二像素隔离图案132可以被设置为单个图案。当在平面图中观察时，第一像素隔离图案122和第二像素隔离图案132可以具有矩形形状。第一内部隔离图案124和第二内部隔离图案132可以是具有在第二方向d2和第三方向d3上延伸的两个部分的十字形结构。第一内部隔离图案124在第二方向d2和第三方向d3上的长度可以小于第二内部隔离图案134在第二方向d2和第三方向d3上的长度。在实施例中，第二内部隔离图案134可以包括在第二方向d2上延伸的第一图案134-1和在第三方向d3上延伸的第二图案134-2。第一图案134-1和第二图案134-2可以彼此交叉。在实施例中，第二像素隔离图案132、第二内部隔离图案134的第一图案134-1和第二内部隔离图案134的第二图案134-2可以被布置为将像素区域px划分为多个子像素区域(例如，四个子像素区域)。多个光电转换区域110中的每一个可以设置在多个子像素区域中的对应子像素区域中。

如图6所示，第一隔离结构120可以包括第一间隙填充图案127和第二间隙填充图案129，第二间隙填充图案129设置在第一间隙填充图案127和半导体衬底100之间。第一间隙填充图案127的折射率可以与第二间隙填充图案129的折射率不同。例如，第一间隙填充图案127的折射率可以比第二间隙填充图案129的折射率低。第一间隙填充图案127可以由例如导电材料形成或包括例如导电材料中的至少一种。

可以在半导体衬底100中并与第一隔离结构120相邻地设置势垒区域126。势垒区域126可以覆盖第一隔离结构120的侧表面120s和底表面120b。势垒区域126可以包含掺杂剂，该掺杂剂具有与半导体衬底100相同的导电类型(例如，第一导电类型或p型)。

再次参考图3和图4a至图4c，可以在第一像素隔离图案122和第一内部隔离图案124的侧表面和底表面上设置势垒区域126。在此，势垒区域126中的第一导电类型掺杂剂的浓度可以高于半导体衬底100中的第一导电类型掺杂剂的浓度。第一隔离结构120的形成可以包括图案化半导体衬底100以形成深沟槽，并且该深沟槽的内表面可能具有产生电子-空穴对(ehp)的表面缺陷。ehp可以引起暗电流问题。然而，势垒区域126可以抑制可以由ehp引起的暗电流。

可以将光电转换区域110设置在每个像素区域px中。光电转换区域110可以沿第二方向d2和第三方向d3布置以形成矩阵形状。光电转换区域110可以产生光电荷。产生的光电荷的量可以与入射光的强度成比例。可以通过将具有与半导体衬底100不同的导电类型(例如，第二导电类型)的杂质注入半导体衬底100中来形成光电转换区域110。例如，光电转换区域110可以是包含第二导电类型的杂质的杂质区域。第一导电类型的半导体衬底100和第二导电类型的光电转换区域110之间的接合(junction)可以充当光电二极管。第二导电类型可以是例如n型。

在实施例中，每个光电转换区域110可以被设置为在与第一表面100a和第二表面100b相邻的部分之间具有杂质浓度的差异，从而在电势上具有不消失的梯度(例如，在半导体衬底100的第一表面100a和第二表面100b之间)。在实施例中，光电转换区域110可以包括多个杂质区域，该多个杂质区域竖直地堆叠并且在第一方向d1上具有不同的杂质浓度。

在实施例中，光电转换区域110的底端可以位于比第二隔离结构130的顶表面130t高的竖直水平处。例如，光电转换区域110可以不位于与第二隔离结构130的顶表面130t相同的竖直水平处。因此，位于与第二隔离结构130的顶表面130t相同的竖直水平处的半导体衬底100的部分可以不掺杂有第二导电类型的杂质。半导体衬底100的像素区域px可以在与第二隔离结构130的顶表面130t相同的竖直水平处具有比第二导电类型杂质的浓度高的第一导电类型杂质的浓度。

光电转换区域110可以包括第一光电转换区域110a和第二光电转换区域110b，第二光电转换区域110b利用设置在第一光电转换区域110a和第二光电转换区域110b之间的第一内部隔离图案124来与第一光电转换区域110a间隔开。例如，第一光电转换区域110a可以设置在第一内部隔离图案124的侧表面上，第二光电转换区域110b可以设置在第一内部隔离图案124的相对的侧表面上。在本说明书中，第一光电转换区域110a和第二光电转换区域110b可以指在第二方向d2和第三方向d3中的一个方向上的光电转换区域110中的两个相邻的光电转换区域，而不是仅在特定方向上的像素区域px中的两个相邻的光电转换区域110。

如图4c所示，可以在第一光电转换区域110a和第二光电转换区域110b之间形成连接区域112。连接区域112可以包含第二导电类型杂质。连接区域112可以将第一光电转换区域110a连接到第二光电转换区域110b。例如，第二导电型杂质可以连续地分布在第一光电转换区域110a、连接区域112和第二光电转换区域110b中。在实施例中，连接区域112、以及第一光电转换区域110a和第二光电转换区域110b的一部分可以通过相同的离子注入工艺同时形成。因此，当在相同的竖直水平处测量时，第一光电转换区域110a和第二光电转换区域110b中的第二导电类型杂质的浓度可以等于连接区域112中的第二导电类型杂质的浓度。连接区域112可以位于第一隔离结构120的顶表面120t和底表面120b之间的竖直水平处。例如，连接区域112可以位于第一内部隔离图案124的顶表面和底表面之间的竖直水平处。

连接区域112可以形成在第一内部隔离图案124和第一像素隔离图案122之间，如图4b所示。与半导体衬底100的第二表面100b相比，连接区域112可以更靠近半导体衬底100的第一表面100a。当在平面图中观察时，连接区域112可以与第二隔离结构130重叠。例如，当在平面图中观察时，连接区域112可以与第二内部隔离图案134重叠，但是不与第二像素隔离图案132重叠。连接区域112的底端可以位于比第一光电转换区域110a和第二光电转换区域110b的底端的竖直水平高的竖直水平处。

器件隔离层142可以设置为与半导体衬底100的第一表面100a相邻。器件隔离层142可以在半导体衬底100的与第一表面100a相邻的部分中限定有源区域，在该有源区域上设置有栅结构tg和逻辑晶体管。器件隔离层142可以形成在沟槽中，该沟槽从半导体衬底100的第一表面100a朝向第二表面100b凹陷。器件隔离层142可以与第一隔离结构120重叠。例如，第一隔离结构120的一部分可以形成在器件隔离层142中。与第一隔离结构120的底表面相比，器件隔离层142的底表面可以更靠近半导体衬底100的第一表面100a。例如，器件隔离层142可以具有小于第一隔离结构120的深度。

读出电路层20可以设置在半导体衬底100的第一表面100a上。读出电路层20可以包括与光电转换区域110电连接的读出电路(例如，mos晶体管)。在实施例中，读出电路层20可以包括先前参考图2描述的复位晶体管rx、选择晶体管sx和放大晶体管ax。另外，读出电路层20还可以包括连接线cl和电连接到mos晶体管的接触插塞ct。

在实施例中，逻辑门104和阱杂质区域102可以设置在半导体衬底100的第一表面100a上。逻辑门104和阱杂质区域102可以设置在每个像素区域px上。逻辑门104可以包括参考图2描述的复位晶体管rx、放大晶体管ax和选择晶体管sx的栅电极。阱杂质区域102可以设置在每个逻辑门104的两侧。阱杂质区域102可以与半导体衬底100的第一表面100a相邻地形成。阱杂质区域102可以包括第二导电类型杂质。阱杂质区域102可以用作复位晶体管rx、放大晶体管ax和选择晶体管sx的源极或漏极。

栅结构tg可以设置在半导体衬底100的第一表面100a上。可以在每个像素区域px中设置多个栅结构tg。当在平面图中观察时，栅结构tg可以设置在每个像素区域px的中心部分中。栅结构tg可以分别设置在光电转换区域110上。可以在一个光电转换区域110上设置一个栅结构tg。例如，在像素区域px中，栅结构tg的数量可以与光电转换区域110的数量相同。栅结构tg可以包括栅电极ge、栅绝缘层gi和栅间隔件sp。栅电极ge可以与半导体衬底100的第一表面100a相邻地设置，并且可以包括延伸到低于第一表面100a的位置的部分。栅电极ge的这一部分可以设置在半导体衬底100中，并且栅绝缘层gi可以插入在栅电极ge和半导体衬底100之间。栅电极ge的置于半导体衬底100的第一表面100a上的部分的侧表面可以被栅间隔件sp覆盖。

可以在半导体衬底100的位于栅结构tg周围的部分中设置浮置扩散区域fd。浮置扩散区域fd可以包含第二导电类型掺杂剂或者可以由第二导电类型掺杂剂形成。浮置扩散区域fd可以是例如n型掺杂剂区域。

层间绝缘层212、214和216可以堆叠在半导体衬底100的第一表面100a上，并且在实施例中，层间绝缘层212、214和216可以覆盖构成读出电路的逻辑晶体管和栅结构tg。层间绝缘层212、214和216可以由例如氧化硅、氮化硅和/或氮氧化硅形成或者包括其中的至少一种。连接线cl可以设置在层间绝缘层210中的每一个上，并且可以通过接触插塞ct电连接到读出电路。

接触插塞ct可以设置在层间绝缘层212、214和216中。接触插塞ct可以耦合到浮置扩散区域fd、源极/漏极杂质区域，或复位栅电极rg、放大栅电极ag和选择栅电极sg。

接触插塞ct和连接线cl中的每一个可以包括势垒金属层和金属层。例如，势垒金属层可以由金属氮化物(例如，氮化钛、氮化钽、氮化钨、氮化铪和氮化锆)中的至少一种形成或者包括其中的至少一种。金属层可以由以下项中的至少一种形成或包括以下项中的至少一种：钨、铜、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍和导电金属氮化物。在实施例中，可以在接触插塞ct和杂质区域之间形成硅化物层。

光学透明层30可以设置在半导体衬底100的第二表面100b上。光学透明层30可以包括缓冲绝缘层310、滤色器320和微透镜330。

缓冲绝缘层310可以覆盖半导体衬底100的第二表面100b。缓冲绝缘层310可以与半导体衬底100的第二表面100b和第二隔离结构130的底表面130b接触。除非上下文另有指示，否则本文使用的术语“接触”指直接连接(即，触摸)。缓冲绝缘层310可以由折射率与半导体衬底100的折射率不同的绝缘材料形成。例如，缓冲绝缘层310可以由折射率小于硅的折射率的绝缘材料形成或包括这种绝缘材料。例如，缓冲绝缘层310可以具有在约1.4和约4.0之间的折射率。例如，缓冲绝缘层310可以由以下项中的至少一种形成或者包括以下项中的至少一种：al2o3、cef3、hfo2、ito、mgo、ta2o5、tio2、zro2、si、ge、znse、zns或pbf2。术语“约”可以反映仅以较小的相对方式和/或以不显著地改变某些元件的操作、功能或结构的方式改变的量、尺寸、取向或布局。例如，从“约0.1到约1”的范围可以包含诸如0.1左右的0％-5％偏差和1左右的0％-5％偏差等范围，尤其是如果这种偏差保持与列出的范围相同的效果。在实施例中，缓冲绝缘层310可以由具有高折射率的有机材料(例如，硅氧烷树脂、苯并环丁烯(bcb)、聚酰亚胺、丙烯酸、聚对二甲苯c、聚甲基丙烯酸甲酯(pmma)、聚对苯二甲酸乙二醇酯(pet)等)中的至少一种形成或包括其中的至少一种。在实施例中，缓冲绝缘层310可以由例如钛酸锶(srtio3)、聚碳酸酯、玻璃、溴、蓝宝石、立方氧化锆、铌酸钾(knbo3)、莫桑石(sic)、磷化镓(iii)(gap)、砷化镓(iii)(gaas)形成或者包括其中的至少一种。

滤色器320和微透镜330可以形成为分别与像素区域px重叠。每个滤色器320可以根据每个单位像素的颜色，包括红色、绿色和蓝色滤光器中的一个。微透镜330具有凸形状，并且可以具有预定的曲率半径。每个微透镜330可以用于将入射光聚集在像素区域px中的相应一个上。微透镜330可以由光透明树脂形成或者包括光透明树脂。

在以下实施例中，为了简洁起见，先前描述的元件可以由相同的附图标记标识，而不重复其冗余描述。

图7是沿图3的线a-a’截取的截面图，示出根据本发明构思的实施例的图像传感器。图8a和图8b是放大的截面图，每个截面图与图7的部分“bb”相对应。

参考图7、图8a和图8b，第一隔离结构120和第二隔离结构130可以彼此接触。例如，第一像素隔离图案122和第二像素隔离图案132可以彼此接触，并且第一内部隔离图案124和第二内部隔离图案134可以彼此接触。

在实施例中，如图8a所示，第一隔离结构120的底表面120b可以与第二隔离结构130的顶表面130t接触。第一隔离结构120的底表面120b的宽度可以大于第二隔离结构130的顶表面130t的宽度。第二隔离结构130的顶表面130t可以覆盖第一隔离结构120的底表面120b的一部分。第一隔离结构120的底表面120b的另一部分可以与势垒区域126接触。可以将势垒区域126设置为覆盖第一隔离结构120的侧表面并且部分覆盖第二隔离结构130的侧表面的上部。

在实施例中，如图8b所示，第二隔离结构130的上部可以插入第一隔离结构120中。第二隔离结构130的顶表面130t可以定位在比第一隔离结构120的底表面120b高的竖直水平处。

图9是沿图3的线c-c’截取的截面图，示出根据本发明构思的实施例的图像传感器。

参考图9，第二隔离结构130的第二像素隔离图案132和第二内部隔离图案134可以位于不同的高度。例如，与第二像素隔离图案132的顶表面132t相比，第二内部隔离图案134的顶表面134t可以更靠近半导体衬底100的第一表面100a。第二内部隔离图案134可以朝向将光电转换区域110彼此连接的连接区域112延伸。

图10a和图10b是各自示出根据本发明构思的实施例的图像传感器的部分的平面图。图11a至图11c是分别沿图10a的线线a-a’、b-b’和c-c’截取的截面图。

参考图10a至图11c，第二内部隔离图案134可以从像素区域px的中心ctp朝向第二像素隔离图案132移位。例如，当与图5b的结构相比时，第二内部隔离图案134可以在第二方向d2和第三方向d3上移位。相反，光电转换区域110和连接区域112可以不移位。根据本实施例的像素区域px的结构可以应用于图1的像素p中的边缘区域er处的像素p的像素区域px，但是本发明构思不限于该示例。

在实施例中，第二内部隔离图案134可以包括在第二方向d2上延伸的第一部分p1和在第三方向d3上延伸以与第一部分p1交叉的第二部分p2。第一部分p1和第二部分p2的交叉点csp可以在第二方向d2和第三方向d3上与像素区域px的中心ctp间隔开。因为第二内部隔离图案134移位，因此第二内部隔离图案134可以与光电转换区域110部分重叠。当在平面图中观察时，不同于参考图4所描述的，第二内部隔离图案134可以与连接区域112不重叠。

在实施例中，微透镜330可以与第二内部隔离图案134一起移位。当在平面图中观察时，微透镜330的中心可以与像素区域px的中心ctp间隔开。微透镜330可以与彼此相邻的至少两个像素区域重叠。

图12是示出根据本发明构思的实施例的图像传感器的平面图。图13a和图13b是沿图12的线a-a’和b-b’截取的截面图。

参考图12、图13a和图13b，每个浮置扩散区域fd可以设置在像素区域px中的相应一个中。像素区域px中的多个光电二极管可以共享一个浮置扩散区域fd。浮置扩散区域fd可以位于像素区域px的中心区域。当在平面图中观察时，浮置扩散区域fd可以设置为与位于在光电转换区域110上的所有栅电极ges相邻。

在实施例中，第一内部隔离图案124可以包括设置在浮置扩散区域fd附近的第一部分至第四部分124a、124b、124c和124d。第一部分124a和第二部分124b可以在第二方向d2上彼此间隔开，并且第三部分124c和第四部分124d可以在第三方向d3上彼此间隔开。浮置扩散区域fd可以位于在第一部分124a和第二部分124b之间以及第三部分124c和第四部分124d之间。当在平面图中观察时，浮置扩散区域fd可以与第二隔离结构130的第二内部隔离图案134重叠。

栅结构tg可以用于将在光电转换区域110中产生的电荷传输到浮置扩散区域fd。可以向每个光电转换区域110上的栅结构tg施加具有彼此不重叠的导通周期的信号。例如，像素区域px中的光电二极管可以顺序地将电荷传输到浮置扩散区域fd。

图14、图16、图18和图21是示出根据本发明构思的实施例的制造图像传感器的方法的平面图。图15、图17、图19、图20和图22是分别沿图14、图16、图18和图21的线a-a’截取的截面图，示出根据本发明构思的实施例的制造图像传感器的方法。

参考图14和图15，可以提供第一导电类型(例如，p型)的半导体衬底100。半导体衬底100可以具有彼此相对的第一表面100a和第二表面110b。半导体衬底100可以包括像素区域px。

第一掩模图案mk1可以形成在半导体衬底100的第一表面100a上以暴露像素区域px。第一掩模图案mk1可以包括多个第一开口op1，每个第一开口op1暴露像素区域px的一部分。接下来，可以在像素区域px中形成下掺杂区域110l。可以通过使用第一掩模图案mk1在半导体衬底100的第一表面100a上执行第一离子注入工艺来形成下掺杂区域110l。第一离子注入工艺可以包括将第二导电类型杂质(例如，n型)注入半导体衬底100的第一表面100a中。注入到半导体衬底100中的杂质可以根据它们的动能位于各种深度。在以高能量加速杂质的情况下，可以将杂质注入到靠近半导体衬底100的第二表面100b的水平。在实施例中，可以利用各种能量执行第一离子注入工艺，以将杂质注入到各种深度。

第一掩模图案mk1可以包括第一开口op1，每个第一开口op1暴露像素区域px的一部分，如图14所示。因此，可以在像素区域px中形成多个下掺杂区域110l。

参考图16和图17，可以在半导体芯片100的第一表面100a上形成第二掩模图案mk2。在实施例中，可以在形成第二掩模图案mk2之前去除第一掩模图案mk1。与第一掩模图案mk1不同，第二掩模图案mk2可以包括暴露像素区域px的一个第二开口op2。

接下来，可以在像素区域px中形成上掺杂区域110u和连接区域112。可以通过使用第二掩模图案mk2在半导体衬底100的第一表面100a上执行第二离子注入工艺来形成上掺杂区域110u和连接区域112。第二离子注入工艺可以包括通过第一表面100a将第二导电类型(例如，n型)杂质注入到半导体衬底100中。在实施例中，第二离子注入工艺可以在比第一离子注入工艺中的离子能量低的离子能量下执行。因此，上掺杂区域110u和连接区域112可以形成为比下掺杂区域110l更靠近半导体衬底100的第一表面100a。下掺杂区域1101和上掺杂区域110u可以彼此竖直连接以构成光电转换区域110。上掺杂区域110u之间的连接区域112可以将光电转换区域110彼此连接。例如，连接区域112可以连接在第三方向d3上彼此间隔开的两个光电转换区域110。在实施例中，在第二方向d2上彼此间隔开的两个光电转换区域110之间没有设置连接区域。本发明构思不限于此。在实施例中，也可以在第二方向d2上的两个相邻的光电转换之间形成连接区域以将它们彼此连接。

上掺杂区域110u和连接区域112可以通过第二离子注入工艺同时形成。在实施例中，当以相同的竖直水平测量时，上掺杂区域110u和连接区域112可以具有相同浓度的第二导电类型杂质。

参考图18和图19，第一隔离结构120和器件隔离层142可以形成在半导体衬底100中。第一隔离结构120和器件隔离层142可以与半导体衬底100的第一表面100a相邻。器件隔离层142可以形成在第一沟槽tr1中，该第一沟槽tr1设置在半导体衬底100中并且与第一表面100a相邻。第一隔离结构120可以形成在第二沟槽tr2中，第二沟槽tr2与第一沟槽tr1重叠并且比第一沟槽tr1深。

可以通过使用掩模图案作为蚀刻掩模各向异性地蚀刻半导体衬底100来形成第一沟槽tr1和第二沟槽tr2。由于在形成第一沟槽tr1和第二沟槽tr2期间，穿过第一表面100a各向异性地蚀刻半导体衬底100，因此第一沟槽tr1和第二沟槽tr2的宽度可以随着从第一表面100a朝向第二表面100b的深度的增加而逐渐减小。因此，分别填充第一沟槽tr1和第二沟槽tr2的器件隔离层142和第一隔离结构120的宽度可以随着从第一表面100a朝向第二表面100b的深度的增加而逐渐减小。

可以执行平坦化工艺以去除半导体衬底100的一部分或减小半导体衬底100的竖直厚度。作为平坦化工艺的结果，第一隔离结构120和器件隔离层142可以具有彼此共面的顶表面。

参考图20，栅结构tg可以形成在半导体衬底100的第一表面100a上。栅结构tg的形成可以包括：图案化半导体衬底100的第一表面100a以形成栅凹陷区域；形成栅绝缘层gi以共形地覆盖栅凹陷区域的内表面；形成栅导电层以填充栅凹陷区域；图案化栅导电层以形成栅电极ge；以及在栅电极ge的侧表面上形成栅隔离件sp。在实施例中，当形成栅结构tg时，可以与栅结构tg一起形成读出电路的栅电极。

浮置扩散区域fd可以形成在半导体衬底100中并且与栅结构tg相邻。可以通过将第二导电类型杂质注入到半导体衬底100中来形成浮置扩散区域fd。在实施例中，当形成浮置扩散区域fd时，逻辑晶体管的源极/漏极区域可以与浮置扩散区域fd一起形成。

接下来，可以在半导体衬底100的第一表面100a上形成层间绝缘层212、214和216，以覆盖栅结构tg和逻辑晶体管。层间绝缘层212、214和216中的至少一个可以由具有良好间隙填充特性的材料形成，并且可以具有平顶表面。例如，层间绝缘层中的至少一个可以由以下项中的至少一种形成或包括以下项中的至少一种：高密度等离子体(hdp)氧化物、东燃硅氮烷(tosz)、旋涂玻璃(sog)、未掺杂的石英玻璃(usg)等。

接触插塞ct和连接线cl可以形成在层间绝缘层212、214和216中，并且接触插塞ct可以耦合到浮置扩散区域fd，并且连接线cl可以连接到接触插塞ct。接触插塞ct和连接线cl可以由以下项中的至少一种形成或包括以下项中的至少一种：铜(cu)、铝(al)、钨(w)、钛(ti)、钼(mo)、钽(ta)、氮化钛(tin)、氮化钽(tan)、氮化锆(zrn)、氮化钨(wn)或其合金。

再次参考图21和图22，第二隔离结构130可以形成在半导体衬底100的第二表面100b上。可以在形成第二隔离结构130之前执行使半导体衬底100减薄的工艺。减薄工艺可以包括：研磨和/或抛光半导体衬底100的第二表面100b，以及各向异性地或各向同性地蚀刻半导体衬底100。半导体衬底100可以倒置以用于减薄工艺。可以通过研磨或抛光工艺去除半导体衬底100的部分。

接下来，可以对半导体衬底100的第二表面100b进行图案化以形成第三沟槽tr3。当在平面图中观察时，第三沟槽tr3可以与第一隔离结构120重叠。第二隔离结构130可以形成在第三沟槽tr3中。第二隔离结构130可以形成为完全填充第三沟槽tr3。第三沟槽tr3的形成可以包括在半导体衬底100的第二表面100b上形成掩模图案(未示出)，并且使用掩模图案作为蚀刻掩模来各向异性地蚀刻半导体衬底100。由于在第三沟槽tr3的形成期间，穿过第二表面100b各向异性地蚀刻半导体衬底100，因此第三沟槽tr3的宽度可以随着从半导体衬底100的第二表面100b朝向导体衬底100的第一表面100a的深度的增加而逐渐减小。因此，填充第三沟槽tr3的第二隔离结构130的宽度也可以随着从第二表面100b朝向第一表面100a的深度的增加而逐渐减小。

返回参考图4a，可以在半导体衬底100的第二表面100b上形成缓冲绝缘层310、滤色器层220和微透镜230。

根据本发明构思的实施例，可以提供一种具有改进的电学和光学特性的图像传感器。

虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。