半导体器件及其制造方法与流程

[0001]
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。


背景技术：

[0002]
绝缘体上硅(soi)结构包含下层硅衬底、绝缘埋层和上层硅衬底，与常规的硅衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
[0003]
例如，目前已经将绝缘体上硅技术应用于射频领域(例如射频开关器件)，而截止频率是射频绝缘体上硅(rf-soi)器件的最重要的参数之一。其中，实现最大截止频率的条件是输入电流i
in
等于输出电流i
out
，即栅极电流i
gt
等于漏极电流i
drain
。
[0004]
对于射频绝缘体上硅器件来说，如何抑制浮体效应，一直是soi器件研究的热点之一。针对浮体效应的解决措施其中之一是采用体接触的方式使体区中积累的空穴得到释放，体接触就是在绝缘埋层上方、上层硅底部处于电学浮空状态的体区和外部相接触，使得空穴不在该区积累。但是，这样会导致体接触区的位于栅极下方的部分成为一个体接触寄生区，体接触寄生区与其上方的栅氧层(材质为氧化硅等相对介电常数较高的材料或者具有高介电常数(hik)的材料)和栅极形成寄生电容，此寄生电容会导致栅极电流i
gt
增大，但是对漏极电流i
drain
几乎没有提升，从而导致射频绝缘体上硅器件的截止频率降低。
[0005]
因此，如何降低寄生电容，以提高射频绝缘体上硅器件的截止频率是目前亟需解决的问题。


技术实现要素：

[0006]
本发明的目的在于提供一种半导体器件及其制造方法，使得在对体区和源极区/漏极区之间实现隔离的同时，也使得寄生电容得到减小，从而使得截止频率得到提高。
[0007]
为实现上述目的，本发明提供了一种半导体器件，包括：
[0008]
衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
[0009]
栅介质层，形成于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；以及，
[0010]
栅极层，至少形成于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。
[0011]
可选的，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
[0012]
可选的，所述体接触区位于所述器件有源区的一侧，所述栅极层从所述器件有源区上延伸至所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构上，且所述栅极层还从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
[0013]
可选的，所述栅极层的形状为长方形，所述栅极层的一端从所述体接触区上延伸
至所述体接触区两侧的所述浅沟槽隔离结构上，所述栅极层的另一端从所述器件有源区上延伸至所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构上；所述栅极层的形状为t型，t型的“|”部位的一端从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上，t型的“|”部位的另一端从所述器件有源区上延伸至所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构上，t型的“―”部位位于所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构上。
[0014]
可选的，所述栅介质层包括位于所述器件有源区上的栅氧层和位于所述体接触区上的低介电常数层，所述栅氧层的相对介电常数大于所述低介电常数层的相对介电常数。
[0015]
可选的，所述半导体器件还包括侧墙，形成于所述栅极层的侧壁上。
[0016]
可选的，所述半导体器件还包括源极区、漏极区和导电接触插栓，所述源极区和所述漏极区分别位于所述栅极层两侧的所述器件有源区中，所述导电接触插栓位于所述源极区、所述漏极区、所述体接触区和所述栅极层上，且所述栅极层上的所述导电接触插栓位于所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构的上方。
[0017]
本发明还提供了一种半导体器件的制造方法，包括：
[0018]
提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
[0019]
形成栅介质层于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；以及，
[0020]
形成栅极层至少位于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。
[0021]
可选的，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
[0022]
可选的，所述体接触区位于所述器件有源区的一侧，所述栅极层从所述器件有源区上延伸至所述器件有源区的背向所述体接触区一侧的所述浅沟槽隔离结构上，且所述栅极层还从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
[0023]
可选的，形成所述栅介质层于所述上层衬底上包括：形成栅氧层于所述器件有源区上以及形成低介电常数层于所述体接触区上，所述栅氧层的相对介电常数大于所述低介电常数层的相对介电常数。
[0024]
与现有技术相比，本发明的技术方案具有以下有益效果：
[0025]
1、本发明的半导体器件，由于位于体接触区上方的栅极层的面积大于位于体接触区上方的栅介质层的面积，使得在对体区和源极区/漏极区之间实现隔离的同时，也使得寄生电容得到减小，从而使得截止频率得到提高。
[0026]
2、本发明的半导体器件的制造方法，通过形成栅介质层于上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；以及，形成栅极层至少位于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积，使得在对体区和源极区/漏极区之间实现隔离的同时，也使得寄生电容得到减小，从而使得截止频率得到提高。
附图说明
[0027]
图1是现有的一种绝缘体上硅器件的俯视示意图；
[0028]
图2是图1所示的绝缘体上硅器件沿a-a’方向的剖面示意图；
[0029]
图3是图1所示的绝缘体上硅器件沿b-b’方向的剖面示意图；
[0030]
图4是现有的另一种绝缘体上硅器件的俯视示意图；
[0031]
图5是图4所示的绝缘体上硅器件沿c-c’方向的剖面示意图；
[0032]
图6a～图6c是本发明实施例一的半导体器件的示意图；
[0033]
图7是本发明实施例二的半导体器件的示意图；
[0034]
图8是本发明实施例三的半导体器件的示意图；
[0035]
图9是本发明一实施例的半导体器件的制造方法的流程图；
[0036]
图10a～图10g是图9所示的半导体器件的制造方法中的器件示意图；
[0037]
其中，附图1～图10g的附图标记说明如下：
[0038]
10-下层衬底；11-绝缘埋层；12-上层衬底；121-体接触区；1211-体接触寄生区；1212-体接触掺杂区；122-器件有源区；1221-源极区；1222-漏极区；13-浅沟槽隔离结构；14-栅氧层；15-t型栅极；151-主栅；152-扩展栅；16-侧墙；20-下层衬底；21-绝缘埋层；22-上层衬底；221-体接触区；2211-体接触寄生区；2212-体接触掺杂区；222-器件有源区；2221-源极区；2222-漏极区；23-浅沟槽隔离结构；24-栅介质层；25-栅极层；251-主栅；252-扩展栅；26-侧墙；27-金属硅化物层；28-导电接触插栓。
具体实施方式
[0039]
以图1至图5所示的现有的绝缘体上硅器件的结构为例，绝缘体上硅器件包括自下向上的下层衬底10、绝缘埋层11和上层衬底12，在上层衬底12中通过浅沟槽隔离结构13围成一有源区，有源区包括体接触区121和器件有源区122，有源区的上层衬底12上形成有t型栅极15，t型栅极15的侧壁上形成有侧墙16，t型栅极15与上层衬底12之间形成有栅氧层14，t型栅极15包括主栅151(t型的“|”部位)和扩展栅152(t型的“―”部位)，主栅151两侧的上层衬底12中分别形成有源极区1221和漏极区1222，源极区1221和漏极区1222之间为沟道区(未图示)，体接触区121的位于扩展栅152的背向主栅151一侧的区域通过离子注入形成了体接触掺杂区1212(用于与导电接触插栓电连接)，体接触区121的位于t型栅极15下方的区域成为了体接触寄生区1211，图1所示体接触寄生区1211位于主栅151的下方，图4所示的体接触寄生区1211同时位于主栅151和扩展栅152的下方，图4与图1相比，位于主栅151下方的体接触寄生区1211的面积减小。
[0040]
其中，体接触寄生区1211并非有效的沟道区域，而是属于体接触器件特有的寄生电容区域，体接触寄生区1211与其上方的栅氧层14和t型栅极15构成寄生电容。输入电流i
in
(即栅极电流i
gt
)与输出电流i
out
(即漏极电流i
drain
)存在如下公式：
[0041]
i
in
＝2πf(v
gs
*c
gs
+v
gs
*c
gd
+v
gs
*c
gox
)；
[0042]
i
out
＝g
m
*v
gs
；
[0043]
其中，v
gs
为栅源电压，f为开启频率，c
gs
为栅源电容，c
gd
为栅漏电容，c
gox
为体接触寄生区1211与其上方的栅氧层14和t型栅极15构成的寄生电容。g
m
为跨导，g
m
为漏极电流i
out
的变化值与栅源电压v
gs
的变化值之间的比值，反应栅极对mos晶体管的沟道区的控制能力。
[0044]
mos晶体管每开启一次，栅极电容就充电一次，充电大小q＝c*v，栅极电流i
in
＝q*f。其中，c＝c
gs
+c
gd
+c
gox
，c
gs
+c
gd
等于沟道区的电容，那么，电容充电等效于在给沟道提供反型载流子，寄生电容c
gox
充电电荷不会给沟道提供载流子，因此，降低寄生电容c
gox
会降低栅极电流i
in
，而不会降低漏极电流i
out
。
[0045]
当栅极电流i
in
等于漏极电流i
out
时，开启频率f为最大截止频率，此时，上述公式计算可得f＝g
m
/[2π(c
gs
+c
gd
+c
gox
)]，根据此公式可知，当降低寄生电容c
gox
时，由于漏极电流i
out
不变，则跨导g
m
不变，那么，截止频率会增大。
[0046]
那么，由上述内容可知，若降低或去除寄生电容c
gox
，则可提高截止频率，因此，本发明提出了一种半导体器件及其制造方法，能够降低或去除体寄生电容c
gox
，从而提高截止频率。
[0047]
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0048]
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、栅介质层和栅极层，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；所述栅介质层形成于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；所述栅极层至少形成于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。
[0049]
下面参阅图6a～图8详细描述本实施例提供的半导体器件，其中，图6a、图7和图8是半导体器件的俯视示意图，图6b是图6a所示的半导体器件沿dd’方向的剖面示意图，图6c是图6a所示的半导体器件沿ee’方向的剖面示意图。
[0050]
所述衬底包括自下向上依次形成的下层衬底20、绝缘埋层21和上层衬底22，所述上层衬底22包括体接触区221和器件有源区222。所述体接触区221紧邻所述器件有源区222。
[0051]
所述下层衬底20和所述上层衬底22的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘埋层21为氧化硅、氮氧硅等绝缘材料。所述下层衬底20、绝缘埋层21和上层衬底22形成soi衬底。
[0052]
所述绝缘埋层21上形成有浅沟槽隔离结构23；根据所述体接触区221和所述器件有源区222的版图的设计，在所述上层衬底22中形成所述浅沟槽隔离结构23，所述浅沟槽隔离结构23包围所述体接触区221和所述器件有源区222，所述浅沟槽隔离结构23的底面与所述绝缘埋层21接触，所述浅沟槽隔离结构23的顶面与所述上层衬底22的顶面齐平或略高于所述上层衬底22的顶面。所述浅沟槽隔离结构23的材质可以为氧化硅或氮氧硅等。
[0053]
所述栅介质层24形成于所述上层衬底22上，所述栅介质层24从所述器件有源区222上延伸至所述体接触区221上，且所述栅介质层24仅位于部分的所述器件有源区222上和部分的所述体接触区221上。
[0054]
所述栅极层25至少形成于所述栅介质层24上，且位于所述体接触区221上方的所述栅极层25的面积大于位于所述体接触区221上方的所述栅介质层24的面积。
[0055]
所述体接触区221位于所述器件有源区222的一侧，定义所述体接触区221位于所述器件有源区222的一侧所在的方向为长度方向，定义垂直于所述长度方向的方向为宽度
方向。所述栅极层25从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上(即长度方向上)，且所述栅极层25还从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上。
[0056]
所述栅极层25的横截面的形状可以为长方形或t型。如图6a～图6c和图7所示，所述栅极层25的横截面的形状为长方形，长方形的一端从所述器件有源区222上延伸至部分的所述体接触区221上和所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，长方形的另一端从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上；如图8所示，所述栅极层25的横截面的形状为t型，此时，所述栅极层25包括主栅251和扩展栅252，所述主栅251为t型的“|”部位，所述扩展栅252为t型的“―”部位，所述主栅251的一端从所述器件有源区222上延伸至部分的所述体接触区221上和所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251的另一端从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252位于所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上。
[0057]
靠近所述器件有源区222的被所述栅极层25覆盖的所述体接触区221成为了体接触寄生区2211，所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成了寄生电容的结构。
[0058]
通过调整所述体接触区221的版图设计，可以使得所述体接触区221具有不同的形状，也可以减小靠近所述器件有源区222的所述体接触区221的宽度(即所述体接触寄生区2211的宽度、所述栅介质层24的宽度)，使得位于所述栅极层25下方的所述体接触寄生区2211的宽度小于位于所述体接触寄生区2211上方的所述栅极层25的宽度，相当于所述体接触寄生区2211上方的所述栅极层25在两侧包住所述体接触寄生区2211。并且，由于减小了所述体接触寄生区2211的宽度，使得位于所述体接触寄生区2211上方的所述栅极层25的面积大于位于所述体接触寄生区2211上方的所述栅介质层24的面积，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容减小，从而提高截止频率。
[0059]
例如，图6a～图6c中的所述体接触区221的形状为长方形，所述栅极层25的形状也为长方形，所述体接触区221(或所述体接触寄生区2211)的宽度小于所述栅极层25的宽度，所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211；图7中的所述体接触区221的形状为t型，所述栅极层25的形状为长方形，t型的所述体接触区221的“|”部位的宽度小于所述栅极层25的宽度，且t型的所述体接触区221部分的“|”部位成为所述体接触寄生区2211，所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211；图8中的所述体接触区221的形状为t型，所述栅极层25的形状为t型，t型的所述体接触区221的“|”部位的宽度小于t型的所述栅极层25的“|”部位的宽度，且t型的所述体接触区221部分的“|”部位成为所述体接触寄生区2211，t型的所述栅极层25的“|”部位在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
[0060]
并且，与图1～图5中的t型栅极15的结构相比，图6a～图6c以及图7和图8所示的栅极层25去除了t型栅极15中的位于体接触区121上方的“―”部位，从而减小了被所述栅极层25所覆盖的所述体接触区221的面积，即减小了所述体接触寄生区2211的面积(例如减小了
70％～100％的面积)，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容进一步减小，从而进一步提高截止频率。
[0061]
另外，所述栅介质层24可以通过一次工艺形成，所述栅介质层24的材质可以为氧化硅、氮氧硅等；或者，所述栅介质层24通过两次工艺形成，即所述栅介质层24可以包括位于所述器件有源区222上的栅氧层(未图示)和位于所述体接触区221上的低介电常数层(未图示)，所述低介电常数层的侧壁与所述栅氧层的面向所述体接触区221一侧的侧壁接触，所述栅氧层的相对介电常数大于所述低介电常数层的相对介电常数。
[0062]
其中，所述栅氧层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高k介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等。所述低介电常数层的材质可以为碳氧硅(sioc，相对介电常数为2.5)、无机或有机旋涂玻璃(sog，相对介电常数为小于或等于3)等；或者，所述低介电常数层为一气隙，所述气隙中可以为真空(相对介电常数为1.0)或空气(相对介电常数为1.001)。由于位于所述体接触区221和所述栅极层25之间的栅介质层24替换成了所述低介电常数层，即位于所述体接触寄生区2211上方的栅介质层24替换成了所述低介电常数层，而所述低介电常数层的材质的相对介电常数低于所述栅氧层的材质的相对介电常数，例如当所述低介电常数层为所述气隙时，所述气隙中的空气或真空的相对介电常数仅为栅氧层的材质的相对介电常数的1/4～1/20(当栅氧层的材质为氧化硅时，所述气隙的相对介电常数为栅氧层的材质的相对介电常数的1/4；当栅氧层的材质为高介电常数的材料时，所述气隙的相对介电常数可达到仅为栅氧层的材质的相对介电常数的1/20)，使得所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成的寄生电容进一步得到减小，从而使得半导体器件的截止频率进一步得到提高。
[0063]
所述半导体器件还包括侧墙26，形成于所述栅极层25的侧壁上，所述侧墙26封住所述栅介质层24。如图6b和图6c所示，所述体接触区221上的所述侧墙26的底面与所述体接触区221的上层衬底22接触，所述器件有源区222上的所述侧墙26的底面与所述器件有源区222的上层衬底22接触，所述浅沟槽隔离结构23上的所述侧墙26的底面与所述浅沟槽隔离结构23接触。
[0064]
对于n型的mos晶体管，对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行p型重掺杂，对区域a2中的所述栅极层25、区域a2中的未被所述栅极层25覆盖的上层衬底22进行n型重掺杂；对于p型的mos晶体管，对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行n型重掺杂，对区域a2中的所述栅极层25、区域a2中的未被所述栅极层25覆盖的上层衬底22进行p型重掺杂。其中，区域a1和区域a2的交界处可以位于所述栅极层25的靠近所述体接触区221的一侧，区域a1和区域a2之间可以接触(如图6a和图7)或未接触(如图8)。
[0065]
其中，对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行重掺杂，可以形成体接触掺杂区2212，所述体接触掺杂区2212可以位于所述体接触区221的上层衬底22的顶部或者可以从所述体接触区221的上层衬底22的顶部扩展至底部；对区域a2中的未被所述栅极层25覆盖的上层衬底22进行重掺杂，可以在所述栅极层25两侧的器件有源区222的顶部分别形成源极区2221和漏极区2222，所述源极区2221和所述漏极区2222之间为沟道区，所述体接触掺杂区2212用于将位于所述沟道区下方的上层衬底22(即体区)引
出。
[0066]
所述半导体器件还包括导电接触插栓28，所述导电接触插栓28位于所述源极区2221、所述漏极区2222、所述体接触区221和所述栅极层25上，且所述栅极层25上的所述导电接触插栓28位于所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23的上方。
[0067]
由于所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211，使得所述体接触掺杂区2212与所述源极区2221/所述漏极区2222之间被隔离开，而由于所述体接触掺杂区2212用于将所述体区引出，因此，使得所述体区以及所述源极区2221/所述漏极区2222均能分别通过对应的导电接触插栓28单独引出，实现了对体区和源极区/漏极区之间的有效隔离。
[0068]
另外，所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22、所述源极区2221、所述漏极区2222以及所述栅极层25上还可形成金属硅化物层27，所述导电接触插栓28位于所述金属硅化物层27上。
[0069]
由上述内容可知，与现有的半导体器件(如图1至图5)的结构相比，本发明的半导体器件的结构中，通过调整所述体接触区221的版图设计，使得所述体接触寄生区2211的宽度减小(即所述体接触寄生区2211的面积减小)，进而使得所述体接触寄生区2211上方的所述栅极层25在两侧包住所述体接触寄生区2211，不需要额外增加工艺步骤即可实现对体区和源极区/漏极区之间的隔离，同时也使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容得到减小；并且，由于去除了t型栅极15中的位于体接触区121上方的“―”部位，从而进一步减小了所述体接触寄生区2211的面积，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容进一步减小，例如寄生电容共减小50％～90％，从而使得截止频率得到明显提高。
[0070]
综上所述，本发明提供的半导体器件，包括：衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；栅介质层，形成于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；以及，栅极层，至少形成于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。本发明的半导体器件使得在对体区和源极区/漏极区之间实现隔离的同时，也使得寄生电容得到减小，从而使得截止频率得到提高。
[0071]
本发明一实施例提供一种半导体器件的制造方法，参阅图9，图9是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
[0072]
步骤s1、提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
[0073]
步骤s2、形成栅介质层于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；
[0074]
步骤s3、形成栅极层至少位于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。
[0075]
下面参阅图6a～图8和图10a～图10g更为详细的介绍本实施例提供的半导体器件的制造方法，图10a～图10g也是图6b所示的半导体器件的制造方法。
[0076]
按照步骤s1，提供一衬底，如图10a和图10b所示，所述衬底包括自下向上依次形成的下层衬底20、绝缘埋层21和上层衬底22，所述上层衬底22包括体接触区221和器件有源区222。所述体接触区221紧邻所述器件有源区222。
[0077]
所述下层衬底20和所述上层衬底22的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘埋层21为氧化硅或氮氧硅等绝缘材料。所述下层衬底20、绝缘埋层21和上层衬底22形成soi衬底。
[0078]
所述绝缘埋层21上形成有浅沟槽隔离结构23，所述浅沟槽隔离结构23包围所述体接触区221和所述器件有源区222。所述浅沟槽隔离结构23的材质可以为氧化硅或氮氧硅等氧化物。
[0079]
可以根据所述体接触区221和所述器件有源区222的版图的设计，刻蚀所述上层衬底22，以在所述上层衬底22中形成浅沟槽隔离结构23，如图10b所示，所述浅沟槽隔离结构23包围所述体接触区221和所述器件有源区222，所述浅沟槽隔离结构23的底面与所述绝缘埋层21接触，所述浅沟槽隔离结构23的顶面与所述上层衬底22的顶面齐平或略高于所述上层衬底22的顶面。另外，之后还可以对所述体接触区221和所述器件有源区222的上层衬底22中进行阱区的离子注入和调整阈值电压的离子注入。
[0080]
按照步骤s2，形成栅介质层24于所述上层衬底22上，所述栅介质层24从所述器件有源区222上延伸至所述体接触区221上。所述栅介质层24仅位于部分的所述器件有源区222上和部分的所述体接触区221上。
[0081]
所述栅介质层24可以通过一次工艺形成，所述栅介质层24的材质可以为氧化硅、氮氧硅等。如图10c所示，可以先采用热氧化工艺形成栅介质层24于整个所述体接触区221和所述器件有源区222的上层衬底22上；然后，再进行刻蚀，仅保留部分的所述栅介质层24，或者，之后将所有的栅介质层24与所述栅极层25一起进行刻蚀而保留所需的部分(如图10d所示)。
[0082]
或者，所述栅介质层24通过两次工艺形成，例如，先形成栅氧层(未图示)于所述器件有源区222上再形成低介电常数层(未图示)于所述体接触区221上，或者，先形成低介电常数层于所述体接触区221上再形成栅氧层于所述器件有源区222上。即所述栅介质层24包括位于所述器件有源区222上的栅氧层和位于所述体接触区221上的低介电常数层，所述低介电常数层的侧壁与所述栅氧层的面向所述体接触区221一侧的侧壁接触，所述栅氧层的相对介电常数大于所述低介电常数层的相对介电常数。
[0083]
按照步骤s3，形成栅极层25至少位于所述栅介质层24上，且位于所述体接触区221上方的所述栅极层25的面积大于位于所述体接触区221上方的所述栅介质层24的面积。
[0084]
可以先沉积栅极层25的材料覆盖于所述上层衬底22和所述浅沟槽隔离结构23上，且栅极层25的材料将所述栅介质层24掩埋在内；然后，对栅极层25的材料(或者对栅极层25的材料和栅介质层24)进行刻蚀，以形成所述栅极层25，并保留位于所述栅极层25和所述器件有源区222之间以及所述栅极层25和所述体接触区221之间的栅介质层24，如图10d所示。另外，之后还可以对所述栅极层25的表面进行氧化，以保护所述栅极层25；并且，还可以对所述器件有源区222的未被所述栅极层25覆盖的区域进行轻掺杂漏注入(ldd)。
[0085]
所述体接触区221位于所述器件有源区222的一侧，定义所述体接触区221位于所述器件有源区222的一侧所在的方向为长度方向，定义垂直于所述长度方向的方向为宽度
方向。所述栅极层25从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上(即长度方向上)，且所述栅极层25还从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上。
[0086]
所述栅极层25的横截面的形状可以为长方形或t型。如图6a和图7所示，所述栅极层25的横截面的形状为长方形，长方形的一端从所述器件有源区222上延伸至部分的所述体接触区221上和所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，长方形的另一端从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上；如图8所示，所述栅极层25的横截面的形状为t型，此时，所述栅极层25包括主栅251和扩展栅252，所述主栅251为t型的“|”部位，所述扩展栅252为t型的“―”部位，所述主栅251的一端从所述器件有源区222上延伸至部分的所述体接触区221上和所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251的另一端从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252位于所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上。
[0087]
靠近所述器件有源区222的被所述栅极层25覆盖的所述体接触区221成为了体接触寄生区2211，所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成了寄生电容的结构。
[0088]
在上述步骤s1中，通过调整所述体接触区221的版图设计，可以使得所述体接触区221具有不同的形状，也可以减小靠近所述器件有源区222的所述体接触区221的宽度(即所述体接触寄生区2211的宽度、所述栅介质层24的宽度)，使得位于所述栅极层25下方的所述体接触寄生区2211的宽度小于位于所述体接触寄生区2211上方的所述栅极层25的宽度，相当于所述体接触寄生区2211上方的所述栅极层25在两侧包住所述体接触寄生区2211；并且，由于减小了所述体接触寄生区2211的宽度，使得位于所述体接触寄生区2211上方的所述栅极层25的面积大于位于所述体接触寄生区2211上方的所述栅介质层24的面积，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容减小，从而提高截止频率。
[0089]
例如，图6a～图6c中的所述体接触区221的形状为长方形，所述栅极层25的形状也为长方形，所述体接触区221(或所述体接触寄生区2211)的宽度小于所述栅极层25的宽度，所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211；图7中的所述体接触区221的形状为t型，所述栅极层25的形状为长方形，t型的所述体接触区221的“|”部位的宽度小于所述栅极层25的宽度，且t型的所述体接触区221部分的“|”部位成为所述体接触寄生区2211，所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211；图8中的所述体接触区221的形状为t型，所述栅极层25的形状为t型，t型的所述体接触区221的“|”部位的宽度小于t型的所述栅极层25的“|”部位的宽度，且t型的所述体接触区221部分的“|”部位成为所述体接触寄生区2211，t型的所述栅极层25的“|”部位在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
[0090]
并且，与图1～图5中的t型栅极15的结构相比，图6a～图6c以及图7和图8所示的栅极层25去除了t型栅极15中的位于体接触区121上方的“―”部位，从而减小了被所述栅极层25所覆盖的所述体接触区221的面积，即减小了所述体接触寄生区2211的面积(例如减小了
70％～100％的面积)，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容进一步减小，从而进一步提高截止频率。
[0091]
另外，若所述栅介质层24包括位于所述器件有源区222上的栅氧层和位于所述体接触区221上的低介电常数层，所述栅氧层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高k介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；所述低介电常数层的材质可以为碳氧硅(sioc，相对介电常数为2.5)、无机或有机旋涂玻璃(sog，相对介电常数为小于或等于3)等，或者，所述低介电常数层为一气隙，所述气隙中可以为真空(相对介电常数为1.0)或空气(相对介电常数为1.001)。由于所述体接触区221和所述栅极层25之间形成的是所述低介电常数层，即所述体接触寄生区2211和所述栅极层25之间形成了所述低介电常数层，而所述低介电常数层的材质的相对介电常数低于所述栅氧层的材质的相对介电常数，例如当所述低介电常数层为所述气隙时，所述气隙中的空气或真空的相对介电常数仅为栅氧层的材质的相对介电常数的1/4～1/20(当栅氧层的材质为氧化硅时，所述气隙的相对介电常数为栅氧层的材质的相对介电常数的1/4；当栅氧层的材质为高介电常数的材料时，所述气隙的相对介电常数可达到仅为栅氧层的材质的相对介电常数的1/20)，使得所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成的寄生电容进一步得到减小，从而使得半导体器件的截止频率进一步得到提高。
[0092]
并且，若所述低介电常数层为所述气隙，那么，在形成所述栅极层25至少位于所述栅介质层24上之后，去除所述栅极层25与所述体接触区221之间的所述栅介质层24，所述栅极层25与所述体接触区221之间的所述栅介质层24的材质与所述栅氧层的材质具有高的刻蚀选择比，使得在刻蚀去除所述栅极层25与所述体接触区221之间的所述栅介质层24时，所述栅氧层不被刻蚀或者仅被轻微刻蚀，避免所述栅氧层的结构被损坏。
[0093]
所述半导体器件的制造方法还包括形成侧墙26于所述栅极层25的侧壁上，所述侧墙26封住所述栅介质层24。如图10e所示，所述体接触区221上的所述侧墙26的底面与所述体接触区221的上层衬底22接触，所述器件有源区222上的所述侧墙26的底面与所述器件有源区222的上层衬底22接触，所述浅沟槽隔离结构23上的所述侧墙26的底面与所述浅沟槽隔离结构23接触。
[0094]
所述半导体器件的制造方法还包括形成源极区2221和漏极区2222于所述栅极层25两侧的所述器件有源区222中。在对所述器件有源区222进行离子注入形成所述源极区2221和漏极区2222的同时，还对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域以及区域a2中的所述栅极层25进行重掺杂。
[0095]
其中，对于n型的mos晶体管，对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行p型重掺杂，对区域a2中的所述栅极层25、区域a2中的未被所述栅极层25覆盖的上层衬底22进行n型重掺杂；对于p型的mos晶体管，对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行n型重掺杂，对区域a2中的所述栅极层25、区域a2中的未被所述栅极层25覆盖的上层衬底22进行p型重掺杂。其中，区域a1和区域a2的交界处可以位于所述栅极层25的靠近所述体接触区221的一侧，区域a1和区域a2之间可以接触(如图6a和图7)或未接触(如图8)。
[0096]
对区域a1中的所述体接触区221的未被所述栅极层25覆盖的区域进行重掺杂，可
以形成体接触掺杂区2212，所述体接触掺杂区2212可以位于所述体接触区221的上层衬底22的顶部(如图10f所示)或者可以从所述体接触区221的上层衬底22的顶部扩展至底部；对区域a2中的未被所述栅极层25覆盖的上层衬底22进行重掺杂，可以在所述栅极层25两侧的器件有源区222的顶部分别形成源极区2221和漏极区2222，所述源极区2221和所述漏极区2222之间为沟道区，所述体接触掺杂区2212用于将位于所述沟道区下方的上层衬底22(即体区)引出。
[0097]
所述半导体器件的制造方法还包括形成导电接触插栓28于所述源极区2221、所述漏极区2222、所述体接触区221和所述栅极层25上，且所述栅极层25上的所述导电接触插栓28位于所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23的上方，如图10g所示。
[0098]
由于所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211，使得所述体接触掺杂区2212与所述源极区2221/所述漏极区2222之间被隔离开，而由于所述体接触掺杂区2212用于将所述体区引出，因此，使得所述体区以及所述源极区2221/所述漏极区2222均能分别通过对应的导电接触插栓28单独引出，实现了对体区和源极区/漏极区之间的有效隔离。
[0099]
另外，所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22、所述源极区2221、所述漏极区2222以及所述栅极层25上还可形成金属硅化物层27，所述导电接触插栓28位于所述金属硅化物层27上。
[0100]
由上述步骤可知，与现有的半导体器件(如图1至图5)的结构相比，本发明的半导体器件的的制造方法，通过调整所述体接触区221的版图设计，使得所述体接触寄生区2211的宽度减小(即所述体接触寄生区2211的面积减小)，进而使得所述体接触寄生区2211上方的所述栅极层25在两侧包住所述体接触寄生区2211，不需要额外增加工艺步骤即可实现对体区和源极区/漏极区之间的隔离，同时也使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容得到减小；并且，由于去除了t型栅极15中的位于体接触区121上方的“―”部位，从而进一步减小了所述体接触寄生区2211的面积，进而使得所述体接触寄生区2211的上层衬底22与其上方的所述栅介质层24和所述栅极层25构成的寄生电容进一步减小，例如寄生电容共减小50％～90％，从而使得截止频率得到明显提高。
[0101]
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
[0102]
综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；形成栅介质层于所述上层衬底上，所述栅介质层从所述器件有源区上延伸至所述体接触区上；以及，形成栅极层至少位于所述栅介质层上，且位于所述体接触区上方的所述栅极层的面积大于位于所述体接触区上方的所述栅介质层的面积。本发明的半导体器件的制造方法使得在对体区和源极区/漏极区之间实现隔离的同时，也使得寄生电容得到减小，从而使得截止频率得到提高。
[0103]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护
范围。