半导体元件的制作方法
【专利摘要】本发明提供一种半导体元件，包括基底、第一介电层、导体层、铁电材料层与电荷捕获层。第一介电层设置在基底上。导体层设置在第一介电层上。铁电材料层与电荷捕获层堆叠设置在第一介电层与导体层之间。本发明的半导体元件，具有较佳的存储器特性与晶体管特性。
【专利说明】
半导体元件
技术领域
[0001]本发明是有关于一种半导体元件，且特别是有关于一种具有存储器特性与晶体管特性的半导体元件。【背景技术】
[0002]尽管现今快闪存储器(flash memory)拥有低的皮米-焦耳的切换耗能，但是也有着令人诟病的大操作电压、操作速度慢(ms等级)以及在微缩至20纳米以下的耐久性不佳的现象(如，耐久性约为104次的读写次数)。
[0003]近年来发展出一种氧化铪类型(HfZrO或HfS1)的铁电非易失性晶体管(FeNVM) 并使用高介电常数/金属栅极(HK/MG)的制程技术。然而，单层氧化铪基铁电薄膜并无法避免在长时间读写下耐久性(endurance)的衰减以及临界电压的存储器操作区间 (A VT(阈值电压差))飘移或缩小等问题。原因在于，在元件微缩至纳米尺寸时，去极化电场(depolarizat1n field)特性所造成的极化松弛现象(polarizat1n relaxat1n)变的更明显，进而大幅影响存储器特性。
【发明内容】
[0004]本发明提供一种半导体元件，其具有较佳的存储器特性与晶体管特性。
[0005]本发明提出一种半导体元件，包括基底、第一介电层、导体层、铁电材料层与电荷捕获层。第一介电层设置在基底上。导体层设置在第一介电层上。铁电材料层与电荷捕获层堆叠设置在第一介电层与导体层之间。
[0006]依照本发明的一实施例所述，在上述的半导体元件中，基底可为平面式基底或立体式基底。[〇〇〇7]依照本发明的一实施例所述，在上述的半导体元件中，立体式基底可具有鳍状结构。
[0008]依照本发明的一实施例所述，在上述的半导体元件中，基底例如是半导体基底。
[0009]依照本发明的一实施例所述，在上述的半导体元件中，半导体基底例如是四价半导体基底、II1-V族半导体基底或I1-VI族半导体基底。
[0010]依照本发明的一实施例所述，在上述的半导体元件中，第一介电层的材料例如是氧化物。
[0011]依照本发明的一实施例所述，在上述的半导体元件中，导体层的材料例如是金属或掺杂多晶硅。
[0012]依照本发明的一实施例所述，在上述的半导体元件中，所述金属例如是T1、Al、Zr、 Hf、V、Ta、Nb、Cr、Mo、W、Co、TiN、TiC、TiAlC、TaC、TaAlC、NbAlC、TiAl、TaAl、TaN、TaCN、WN 或 TiWN。[〇〇13]依照本发明的一实施例所述，在上述的半导体元件中，铁电材料层例如是设置在第一介电层与电荷捕获层之间。
[0014]依照本发明的一实施例所述，在上述的半导体元件中，电荷捕获层例如是设置在第一介电层与铁电材料层之间。
[0015]依照本发明的一实施例所述，在上述的半导体元件中，铁电材料层可具有负电容特性。
[0016]依照本发明的一实施例所述，在上述的半导体元件中，铁电材料层的材料例如是氧化锆铪(HfZrO)、氧化硅铪(HfS1)、锆钛酸铅(PZT)、钛酸钡锶(BST)、钽酸锶铋(SBT)、锆钛酸铅镧(PLZT)、氧化铝铪(HfAlO)、氧化钇铪(HfYO)、LiNb03、BaMgF、BaMnF、BaFeF、BaCoF、 BaNiF、BaZnF 或 SrAlF5。
[0017]依照本发明的一实施例所述，在上述的半导体元件中，电荷捕获层的材料例如是导体材料、半导体材料、介电材料、石墨稀或纳米点(nano-dot)。
[0018]依照本发明的一实施例所述，在上述的半导体元件中，介电材料例如是高介电常数材料(high_k material) 〇
[0019]依照本发明的一实施例所述，在上述的半导体元件中，高介电常数材料例如是氧化硅锆(ZrS1)、氮化硅、氧化钽、氮氧化硅、钛酸钡锶、碳化硅、碳氧化硅、氧化铪、氧化硅铪、氧化错铪、氮氧化娃铪、氧化错、氧化钛、氧化铺、氧化镧、氧化铝镧或氧化铝。
[0020]依照本发明的一实施例所述，在上述的半导体元件中，纳米点例如是半导体纳米点或金属纳米点。
[0021]依照本发明的一实施例所述，在上述的半导体元件中，半导体纳米点例如是硅纳米点或锗纳米点。
[0022]依照本发明的一实施例所述，在上述的半导体元件中，金属纳米点例如是金纳米点或银纳米点。
[0023]依照本发明的一实施例所述，在上述的半导体元件中，还包括第二介电层。第二介电层设置在铁电材料层与电荷捕获层的复合层与所述导体层之间。
[0024]依照本发明的一实施例所述，在上述的半导体元件中，第二介电层的材料例如是氧化物。
[0025]依照本发明的一实施例所述，在上述的半导体元件中，还包括第一掺杂区与第二掺杂区。第一掺杂区与第二掺杂区分别设置在导体层的一侧与另一侧的基底中。
[0026]依照本发明的一实施例所述，在上述的半导体元件中，半导体元件可为存储器元件或场效应晶体管(FET)元件。
[0027]依照本发明的一实施例所述，在上述的半导体元件中，存储器元件例如是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或非易失性存储器(NVM)。
[0028]本发明提出另一种半导体元件，包括基底、电荷捕获层、第一导体层、铁电材料层与第二导体层。电荷捕获层设置在基底上。第一导体层设置在电荷捕获层上。铁电材料层设置在第一导体层上。第二导体层设置在铁电材料层上。
[0029]依照本发明的一实施例所述，在上述的半导体元件中，由第一导体层、铁电材料层与第二导体层所形成的铁电电容器可具有负电容特性。
[0030]依照本发明的一实施例所述，在上述的半导体元件中，还包括第一介电层。第一介电层设置在基底与电荷捕获层之间。
[0031]依照本发明的一实施例所述，在上述的半导体元件中，还包括第二介电层。第二介电层设置在第一导体层与铁电材料层之间。
[0032]依照本发明的一实施例所述，在上述的半导体元件中，还包括第一掺杂区与第二掺杂区。第一掺杂区与第二掺杂区分别设置在第一导体层的一侧与另一侧的基底中。
[0033]基于上述，由于本发明所提出的半导体元件同时结合使用铁电材料层与电荷捕获层，所以可同时包含铁电极化特性与电荷捕获机制，因此可具有较佳的存储器特性与晶体管特性。
[0034]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【附图说明】
[0035]图1所绘示为本发明一实施例的半导体元件；
[0036]图2所绘示为本发明另一实施例的半导体元件；
[0037]图3所绘示为本发明另一实施例的半导体元件；
[0038]图4所绘示为本发明另一实施例的半导体元件；
[0039]图5为本发明一实验例的铁电材料层(HfZrO)的结晶结构图；
[0040]图6为本发明一实验例的铁电材料层的极化特性图；
[0041]图7为本发明一实验例的半导体元件的基本电性的ID (漏极电流)_Ve (栅极电压) 图；
[0042]图8为由图7的ID_Ve图所得到的次临界摆幅与栅极电压的关系图；
[0043]图9为由图7的ID-V(；图所得到的表面电势增益(surface potential gain)与栅极电压的关系图；
[0044]图10为由图7的ID_VS图所得到的极化特性⑵与能量⑶及dU/dP的关系图；
[0045]图11为本发明一实验例的半导体元件的耐久性测试图。
[0046]附图标记说明:
[0047]100、100a、200、300:半导体元件；
[0048]101:鳍状结构；
[0049]102、102a、302:基底；
[0050]104、112、312、314:介电层；
[0051]106、306、310:导体层；
[0052]108、308:铁电材料层；
[0053]110、304:电荷捕获层；
[0054]114、116、316、318:掺杂区。【具体实施方式】
[0055]图1所绘示为本发明一实施例的半导体元件。图2所绘示为本发明另一实施例的半导体元件。
[0056]请参照图1，半导体元件100包括基底102、介电层104、导体层106、铁电材料层 108与电荷捕获层110。半导体元件100可具有存储器特性与晶体管特性的半导体元件，也即半导体元件100可用以作为存储器元件或场效应晶体管元件。存储器元件例如是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或非易失性存储器(NVM)。此外，半导体元件100还可应用于三维高密度存储器结构。
[0057]在此实施例中，基底102是以平面式基底为例进行说明，但本发明并不以此为限。 在另一实施例中，基底102也可为立体式基底。举例来说，请参照图2,半导体元件100a 的基底l〇2a可具有鳍状结构101。在此情况下，半导体元件100a可为鳍状场效应晶体管 (Fin-FET)元件。以下，继续以图1说明本实施例的半导体元件，至于图2的半导体元件 100a与图1的半导体元件100的其他构件的配置方式、材料、形成方法与功效相似，故使用相同标号表示，可参照以下说明。
[0058]基底102例如是半导体基底，如四价半导体基底、II1-V族半导体基底或I1-VI族半导体基底。举例来说，半导体基底可为硅基底、锗基底或硅锗基底。另外，上述半导体基底的材料可为多晶体或非晶体的半导体材料。此外，基底102可为P型基底或N型基底。
[0059]介电层104设置在基底102上。在此实施例中，介电层104可用以作为缓冲层 (buffer layer)使用。在其他实施例中，介电层104也可用以穿隧介电层(tunneling dielectric layer)使用。介电层104的材料例如是氧化物，如氧化娃。介电层104的厚度例如是0.5nm至10nm。介电层104的形成方法例如是热氧化法或化学气相沉积法。
[0060]导体层106设置在介电层104上，可用以作为栅极使用。导体层106的材料例如是金属或掺杂多晶硅。所述金属例如是T1、Al、Zr、Hf、V、Ta、Nb、Cr、Mo、W、Co、TiN、TiC、 TiAlC、TaC、TaAlC、NbAlC、TiAl、TaAl、TaN、TaCN、WN 或 TiWN。导体层 106 的厚度例如是 lOnm至400nm。导体层106的形成方法例如是物理气相沉积法或化学气相沉积法。
[0061]铁电材料层108与电荷捕获层110堆叠设置在介电层104与导体层106之间。铁电材料层108可具有负电容特性。在此实施例中，铁电材料层108与电荷捕获层110的设置方式是以铁电材料层108设置在介电层104与电荷捕获层110之间为例来进行说明，但本发明并不以此为限。在另一实施例中，铁电材料层108与电荷捕获层110的设置方式也可为将电荷捕获层110设置在介电层104与铁电材料层108之间。
[0062]铁电材料层108可用以产生极化电场。铁电材料层108的材料例如是氧化锆铪、氧化娃铪、错钛酸铅、钛酸钡锁、钽酸锁祕、错钛酸铅镧、氧化铝铪、氧化纪铪、LiNb03、BaMgF、 BaMnF、BaFeF、BaCoF、BaNiF、BaZnF 或 SrAlF5。铁电材料层 108 的厚度例如是 2nm 至 2 y m。 铁电材料层108的形成方法例如是化学气相沉积法。
[0063]电荷捕获层110可用以捕获电荷于其中。电荷捕获层110的材料例如是导体材料、 半导体材料、介电材料、石墨烯或纳米点。介电材料的材料例如是高介电常数材料。高介电常数材料例如是氧化硅锆、氮化硅、氧化钽、氮氧化硅、钛酸钡锶、碳化硅、碳氧化硅、氧化铪、氧化娃铪、氧化错铪、氮氧化娃铪、氧化错、氧化钛、氧化铺、氧化镧、氧化铝镧或氧化铝。 石墨稀可为多孔的石墨稀。纳米点例如是半导体纳米点或金属纳米点。半导体纳米点例如是娃纳米点或锗纳米点。金属纳米点例如是金纳米点或银纳米点。电荷捕获层110的厚度例如是lnm至100nm。电荷捕获层110的形成方法例如是化学气相沉积法。
[0064]此外，半导体元件100还可包括介电层112。介电层112设置在铁电材料层108与所述电荷捕获层110的复合层与所述导体层106之间。在此实施例中，介电层112可用以作为穿隧介电层使用。介电层112的材料例如是氧化物，如氧化硅。介电层112的厚度例如是0.5nm至10nm。介电层112的形成方法例如是化学气相沉积法。
[0065]另外，半导体元件100还可包括掺杂区114与掺杂区116。掺杂区114与掺杂区 116分别设置在导体层106的一侧与另一侧的基底102中。掺杂区114与掺杂区116分别可用以作为源极与漏极使用。掺杂区114与掺杂区116的导电形态与基底102的导电形态不同。举例来说，当基底102为P型基底时，掺杂区114与掺杂区116分别为N型掺杂区。 当基底102为N型基底时，掺杂区114与掺杂区116分别为P型掺杂区。掺杂区114与掺杂区116的形成方法例如是离子植入法。
[0066]基于上述实施例可知，由于半导体元件100同时结合使用铁电材料层108与电荷捕获层110,所以可同时包含铁电极化特性与电荷捕获机制，因此半导体元件1〇〇具有以下较佳的存储器特性。以半导体元件100作为铁电存储器时的操作特性而言，电荷捕获层110 可有效地增加铁电材料层108的极化电场，进而降低铁电存储器的操作电压。以半导体元件100作为电荷捕获型存储器时的操作特性而言，铁电材料层108的极化电场可有效地加快电荷捕获型存储器的写入速度与抹除速度。
[0067]此外，相较于传统型铁电存储器，半导体元件100所具有的电荷捕获层110不但可减弱温度相依的极化松弛现象(temperature-dependent polarizat1n relaxat1n)，还可改善高温耐久性可靠度(high-temperature endurance reliability)。因此，半导体元件100还可具有较低的次临界摆幅(subthreshold swing)(如，达到60mv/dec以下)、较低的漏电流(如，可低至10 15A/ym)、较大的存储器操作区间(如，A VT大于2V)、较快的读取写入速度(如，20ns以下)及良好的耐久性(如，大于1012次的写入/抹除(P/E)次数)。 如此一来，半导体元件100在经条件最佳化后，可应用于下一世代的存储器结构。另外，由于半导体元件100可具有较低的操作电压和快速的读写速度并可节省元件切换耗能，因此还可运用于三维高密度存储器。
[0068]另一方面，由于半导体元件100同时结合使用铁电材料层108与电荷捕获层110， 所以可同时包含铁电极化特性与电荷捕获机制，因此半导体元件1〇〇具有以下较佳的晶体管特性。也即，半导体元件100可具有较低的次临界摆幅(如，达到60mV/dec以下)与较低的漏电流(如，可低至10 15A/ym)。
[0069]图3所绘示为本发明另一实施例的半导体元件。
[0070]请同时参照图1与图3,图3的半导体元件200与图1的半导体元件100的差异在于:铁电材料层108与电荷捕获层110的设置方式不同。在半导体元件200中，铁电材料层108与电荷捕获层110的设置方式为将电荷捕获层110设置在介电层104与铁电材料层 108之间。除此之外，图3的半导体元件200与图1的半导体元件100的其他构件的配置方式、材料、形成方法与功效相似，故使用相同标号表示并省略其说明。
[0071]图4所绘示为本发明另一实施例的半导体元件。
[0072]请参照图4,半导体元件300包括基底302、电荷捕获层304、导体层306、铁电材料层308与导体层310。半导体元件300可具有存储器特性与晶体管特性的半导体元件，也即半导体元件100可用以作为存储器元件或场效应晶体管元件。存储器元件例如是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或非易失性存储器(NVM)。此外，半导体元件300还可应用于三维高密度存储器结构。
[0073]在此实施例中，基底302是以平面式基底为例进行说明，但本发明并不以此为限。 在另一实施例中，基底302也可为具有鳍状结构的立体式基底，在此情况下，半导体元件300可为鳍状场效应晶体管(Fin-FET)元件。基底302例如是半导体基底302,如四价半导体基底、II1-V族半导体基底或I1-VI族半导体基底。举例来说，半导体基底可为硅基底、 锗基底或硅锗基底。另外，上述半导体基底的材料可为多晶体或非晶体的半导体材料。此夕卜，基底302可为P型基底或N型基底。
[0074]电荷捕获层304设置在基底302上。电荷捕获层304可用以捕获电荷于其中。电荷捕获层304的材料例如是导体材料、半导体材料、介电材料、石墨烯或纳米点。介电材料的材料例如是高介电常数材料。高介电常数材料例如是氧化硅锆、氮化硅、氧化钽、氮氧化硅、 钛酸钡锁、碳化娃、碳氧化娃、氧化铪、氧化娃铪、氧化错铪、氮氧化娃铪、氧化错、氧化钛、氧化铈、氧化镧、氧化铝镧或氧化铝。纳米点例如是半导体纳米点或金属纳米点。石墨烯可为多孔的石墨稀。半导体纳米点例如是娃纳米点或锗纳米点。金属纳米点例如是金纳米点或银纳米点。电荷捕获层304的厚度例如是lnm至100nm。电荷捕获层304的形成方法例如是化学气相沉积法。
[0075]导体层306设置在电荷捕获层304上。导体层306的材料例如是金属或掺杂多晶硅。所述金属例如是 T1、Al、Zr、Hf、V、Ta、Nb、Cr、Mo、W、Co、TiN、TiC、TiAlC、TaC、TaAlC、 他八1(:、1141、1341、13113^'^或11'^。导体层 306 的厚度例如是1〇11111至40〇11111。导体层306的形成方法例如是物理气相沉积法或化学气相沉积法。
[0076]铁电材料层308设置在导体层306上。铁电材料层308可用以产生极化电场。铁电材料层308可具有负电容特性。铁电材料层308的材料例如是氧化锆铪、氧化硅铪、锆钛酸铅、钛酸钡锶、钽酸锶铋、锆钛酸铅镧、氧化铝铪、氧化钇铪、LiNb03、BaMgF、BaMnF、BaFeF、 BaCoF、BaNiF、BaZnF或SrAlF5。铁电材料层308的厚度例如是2nm至2 y m。铁电材料层 308的形成方法例如是化学气相沉积法。
[0077]导体层310设置在铁电材料层308上。导体层310的材料例如是金属或掺杂多晶硅。所述金属例如是 T1、Al、Zr、Hf、V、Ta、Nb、Cr、Mo、W、Co、TiN、TiC、TiAlC、TaC、TaAlC、 他八1(:、1141、1341、13113^'^或11'^。导体层310的厚度例如是1〇11111至40〇11111。导体层310的形成方法例如是物理气相沉积法或化学气相沉积法。
[0078]在此实施例中，由导体层306、铁电材料层308与导体层310所形成的铁电电容器可具有负电容特性。
[0079]此外，半导体元件300还可包括介电层312。介电层312设置在基底302与电荷捕获层304之间。在此实施例中，介电层312可用以作为缓冲层使用。介电层312的材料例如是氧化物，如氧化硅。介电层312的厚度例如是0.5nm至10nm。介电层312的形成方法例如是热氧化法或化学气相沉积法。
[0080]另外，半导体元件300还可包括介电层314。介电层314设置在导体层306与铁电材料层308之间。由导体层306、介电层314、铁电材料层308与导体层310所形成的铁电电容器可具有负电容特性。介电层314的材料例如是氧化物，如氧化硅。介电层314的厚度例如是0.5nm至10nm。介电层314的形成方法例如是化学气相沉积法。[0081 ] 再者，半导体兀件300还可包括惨杂区316与惨杂区318。惨杂区316与惨杂区 318分别设置在导体层306的一侧与另一侧的基底302中。掺杂区316与掺杂区318分别可用以作为源极与漏极使用。掺杂区316与掺杂区318的导电形态与基底302的导电形态不同。举例来说，当基底302为P型基底时，掺杂区316与掺杂区318分别为N型掺杂区。当基底302为N型基底时，掺杂区316与掺杂区318分别为P型掺杂区。掺杂区316与掺杂区318的形成方法例如是离子植入法。
[0082]基于上述实施例可知，由于半导体元件300同时结合使用铁电材料层308与电荷捕获层304,所以可同时包含铁电极化特性与电荷捕获机制，因此半导体元件300具有以下较佳的存储器特性。以半导体元件300作为铁电存储器时的操作特性而言，电荷捕获层304 可有效地增加铁电材料层308的极化电场，进而降低铁电存储器的操作电压。以半导体元件300作为电荷捕获型存储器时的操作特性而言，铁电材料层308的极化电场可有效地加快电荷捕获型存储器的写入速度与抹除速度。
[0083]此外，相较于传统型铁电存储器，半导体元件300所具有的电荷捕获层304不但可减弱温度相依的极化松弛现象，还可改善高温耐久性可靠度。因此，半导体元件300还可具有较低的次临界摆幅、较低的漏电流、较大的存储器操作区间、较快的读取写入速度及良好的耐久性。如此一来，半导体元件300在经条件最佳化后，可应用于下一世代的半导体元件。另外，由于半导体元件300可具有较低的操作电压和快速的读写速度并可节省元件切换耗能，因此还可运用于三维高密度存储器。
[0084]另一方面，由于半导体元件300同时结合使用铁电材料层308与电荷捕获层304， 所以可同时包含铁电极化特性与电荷捕获机制，因此半导体元件300具有以下较佳的晶体管特性。也即，半导体元件300可具有较低的次临界摆幅与较低的漏电流。
[0085]以下，经由实验例来说明上述实施例的半导体元件特性。图5为本发明一实验例的铁电材料层的结晶结构图。图6为本发明一实验例的铁电材料层(HfZrO)的极化特性图。 图7为本发明一实验例的半导体元件的基本电性的Id-V^。图8为由图7的I D-Ve图所得到的次临界摆幅与栅极电压的关系图。图9为由图7的ID-Ve图所得到的表面电势增益与栅极电压的关系图。图10为由图7的ID-Ve图所得到的极化特性(P)与能量(U)及dU/dP 的关系图。图11为本发明一实验例的半导体元件的耐久性测试图。
[0086]在本实验例中，半导体元件具有铁电材料层(HfZrO)与电荷捕获层(ZrS1)，其结构可参考图1。本实验例的半导体元件的制造方法如下。在硅基底上成长作为缓冲层且厚度为3.5nm的干式氧化物(dry oxide)层，接着依序沉积HfZrO层(21nm)与ZrS1层 (7.5nm)，且进行400°C的回火制程(annealing)。接着，在ZrS1层上形成作为穿隧介电层的S1jg。之后，在Si02层上形成作为栅极的TaN金属层。接下来，进行自对准的BF/离子植入制程，且以950°C的温度进行活化(activate)。最后，形成作为源极电极/漏极电极的铝电极层。此外，本实验例的线宽为100 ym。
[0087]由图5可知，铁电材料层(HfZrO)为斜方晶娃系(orthorhombic)结晶，而具备铁电极化特性。由图6可知，Hf02具有介电特性，而铁电-HfZrO具有极化特性。
[0088]请参考图7,以+6V与-6V的偏压对本实验例的半导体元件进行扫描(sweep)，且 VD (漏极电压)为_0.2V。由图7的ID-Ve图可知，半导体元件具有较低的漏电流(低至10 15A/ ym)，而具有较佳的晶体管特性。此外，半导体元件具有较大的存储器操作区间(△^大于2V)，而具有较佳的存储器特性。由图8可知，半导体元件具有较低的次临界摆幅(54mv/ dec)，达到60mv/dec以下，而具有较佳的晶体管特性。
[0089]请参照图9,进行表面电势的模拟试验，半导体元件的表面电势增益大于1，由此可证明半导体元件具有负电容晶体管效应。请参照图10,进行能量(U)与极化特性(P)的模拟试验。在图10中，由白色方框所形成的曲线为能量与极化特性的关系曲线，由黑色菱形所形成的曲线为微分后所得的dU/dP曲线。在图10中的框示处，微分后所得的dU/dP曲线具有局部负斜率(localized negative slope)，由此可证明半导体元件具有负电容晶体管效应。
[0090]请参考图11，对本实施例的半导体元件进行耐久性测试。在分别以+4V与-4V进行写入与抹除且于20ns的脉冲(pulse)的操作条件下，不论是在25°C或是在85°C下进行 1〇12次的写入/抹除(P/E)循环后，仍可量测到稳定且大于10 6的开启电流/关闭电流比 (L/Xffrat1)。由此可知，半导体元件具有良好的耐久性，而具有较佳的存储器特性。
[0091]综上所述，上述实施例的半导体元件至少具有以下特点。上述实施例的半导体元件同时结合使用铁电材料层与电荷捕获层，所以可同时包含铁电极化特性与电荷捕获机制，因此可具有较佳的存储器特性与晶体管特性。
[0092]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种半导体元件，其特征在于，包括:基底；第一介电层，设置在所述基底上；导体层，设置在所述第一介电层上；以及铁电材料层与电荷捕获层，堆叠设置在所述第一介电层与所述导体层之间。2.根据权利要求1所述的半导体元件，其特征在于，所述基底包括平面式基底或立体 式基底。3.根据权利要求2所述的半导体元件，其特征在于，所述立体式基底具有鳍状结构。4.根据权利要求1所述的半导体元件，其特征在于，所述基底包括半导体基底。5.根据权利要求4所述的半导体元件，其特征在于，所述半导体基底包括四价半导体 基底、II1-V族半导体基底或I1-VI族半导体基底。6.根据权利要求1所述的半导体元件，其特征在于，所述第一介电层的材料包括氧化 物。7.根据权利要求1所述的半导体元件，其特征在于，所述导体层的材料包括金属或掺杂多晶娃。8.根据权利要求7所述的半导体元件，其特征在于，所述金属包括T1、Al、Zr、Hf、V、Ta、 Nb、Cr、Mo、W、Co、TiN、TiC、TiAlC、TaC、TaAlC、NbAlC、TiAl、TaAl、TaN、TaCN、WN 或 TiWN。9.根据权利要求1所述的半导体元件，其特征在于，所述铁电材料层设置在所述第一 介电层与所述电荷捕获层之间。10.根据权利要求1所述的半导体元件，其特征在于，所述电荷捕获层设置在所述第一 介电层与所述铁电材料层之间。11.根据权利要求1所述的半导体元件，其特征在于，所述铁电材料层具有负电容特性。12.根据权利要求1所述的半导体元件，其特征在于，所述铁电材料层的材料包括氧化 错铪、氧化娃铪、错钛酸铅、钛酸钡锁、钽酸锁祕、错钛酸铅镧、氧化铝铪、氧化纪铪、LiNb03、 BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF 或 SrAlF5。13.根据权利要求1所述的半导体元件，其特征在于，所述电荷捕获层的材料包括导体 材料、半导体材料、介电材料、石墨烯或纳米点。14.根据权利要求13所述的半导体元件，其特征在于，所述介电材料包括高介电常数 材料。15.根据权利要求14所述的半导体元件，其特征在于，所述高介电常数材料包括氧化 硅锆、氮化硅、氧化钽、氮氧化硅、钛酸钡锶、碳化硅、碳氧化硅、氧化铪、氧化硅铪、氧化锆 铪、氮氧化娃铪、氧化错、氧化钛、氧化铺、氧化镧、氧化铝镧或氧化铝。16.根据权利要求13所述的半导体元件，其特征在于，所述纳米点包括半导体纳米点 或金属纳米点。17.根据权利要求16所述的半导体元件，其特征在于，所述半导体纳米点包括硅纳米 点或锗纳米点。18.根据权利要求16所述的半导体元件，其特征在于，所述金属纳米点包括金纳米点 或银纳米点。19.根据权利要求1所述的半导体元件，其特征在于，还包括第二介电层，设置在所述 铁电材料层与所述电荷捕获层的复合层与所述导体层之间。20.根据权利要求19所述的半导体元件，其特征在于，所述第二介电层的材料包括氧 化物。21.根据权利要求1所述的半导体元件，其特征在于，还包括第一掺杂区与第二掺杂 区，分别设置在所述导体层的一侧与另一侧的所述基底中。22.根据权利要求1所述的半导体元件，其特征在于，所述半导体元件包括存储器元件 或场效应晶体管元件。23.根据权利要求22所述的半导体元件，其特征在于，所述存储器元件包括静态随机 存取存储器、动态随机存取存储器或非易失性存储器。24.—种半导体元件，其特征在于，包括:基底；电荷捕获层，设置在所述基底上；第一导体层，设置在所述电荷捕获层上；铁电材料层，设置在所述第一导体层上；以及第二导体层，设置在所述铁电材料层上。25.根据权利要求24所述的半导体元件，其特征在于，由第一导体层、铁电材料层与第 二导体层所形成的铁电电容器具有负电容特性。26.根据权利要求24所述的半导体元件，其特征在于，还包括第一介电层，设置在所述 基底与所述电荷捕获层之间。27.根据权利要求24所述的半导体元件，其特征在于，还包括第二介电层，设置在所述 第一导体层与所述铁电材料层之间。28.根据权利要求24所述的半导体元件，其特征在于，还包括第一掺杂区与第二掺杂 区，分别设置在所述第一导体层的一侧与另一侧的所述基底中。
【文档编号】H01L29/78GK106057873SQ201510718705
【公开日】2016年10月26日
【申请日】2015年10月29日
【发明人】张俊彦, 郑淳护, 邱于建
【申请人】财团法人交大思源基金会