一种半导体器件的外延结构及其制备方法、半导体器件与流程

1.本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。


背景技术：

2.半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为半导体领域的研究热点，例如用于制备氮化镓高电子迁移率晶体管(gan hemt)器件。
3.由于氮化镓晶体中通常含有n型杂质，导致缓冲层电阻率较低，无法有效控制半导体器件的漏电。为解决此问题，现有技术中实现方法主要有两种：一种方法是通过外延生长过程中掺入杂质从而中和n型杂质，但这种方法存在漏极滞后问题导致器件性能降低。第二种方法是在缓冲层进行离子注入从而形成高电阻率区，这种方法可以缓解漏极滞后效应，但注入离子的浓度不足时会导致电阻率降低，而注入离子的浓度较高时会导致二维电子气中的电子迁移率降低，进而对器件性能造成影响。
4.因此，如何在实现半导体器件的低漏电的同时，避免电子迁移率降低是亟待解决的问题。


技术实现要素：

5.本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，应用该外延结构的半导体器件可以在降低漏电的同时，保证电子迁移率。
6.第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：
7.衬底；
8.位于衬底一侧的半导体层；半导体层至少包括层叠设置于衬底一侧的缓冲层和阻挡层；阻挡层的禁带宽度大于缓冲层的禁带宽度，至少缓冲层以及阻挡层中注入有离子，阻挡层中离子的注入浓度小于缓冲层中离子的注入浓度。
9.可选的，缓冲层中离子的注入浓度c1满足1
×
10
17
cm-3
≤c1≤5
×
10
18
cm-3
；缓冲层的电阻率ρ1满足105ω
·
cm≤ρ1≤10
10
ω
·
cm。
10.可选的，阻挡层中离子的注入浓度c2满足1
×
10
15
cm-3
≤c2≤5
×
10
16
cm-3
；阻挡层的电阻率ρ2满足105ω
·
cm≤ρ2≤10
10
ω
·
cm。
11.可选的，半导体层还包括成核层，成核层位于衬底与缓冲层之间；
12.成核层中注入有离子；成核层中离子的注入浓度c3满足1
×
10
17
cm-3
≤c3≤5
×
10
18
cm-3
；成核层的电阻率ρ3满足105ω
·
cm≤ρ1≤10
10
ω
·
cm。
13.可选的，离子包括硼离子、砷离子、氦离子、铍离子、镁离子、氩离子、铝离子、磷离子、氮离子、氧离子、碳离子和铁离子中的至少一种。
14.第二方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备上一方面提供的外延结构，制备方法包括：
15.提供衬底；
16.在衬底一侧制备半导体层；半导体层至少包括层叠设置于衬底一侧的缓冲层和阻挡层；阻挡层的禁带宽度大于缓冲层的禁带宽度，至少缓冲层以及阻挡层中注入有离子，阻挡层中离子的浓度小于缓冲层中离子的浓度。
17.可选的，在衬底一侧制备半导体层，包括：
18.在衬底一侧依次制备缓冲层和阻挡层；
19.在阻挡层远离衬底的一侧向阻挡层和缓冲层中注入离子。
20.可选的，在衬底一侧制备半导体层，包括：
21.在衬底一侧制备缓冲层，并在缓冲层中注入离子；
22.在缓冲层远离衬底一侧制备阻挡层，并在阻挡层中注入离子。
23.可选的，半导体层还包括成核层；
24.在衬底一侧制备半导体层，包括：
25.在衬底一侧依次制备成核层、缓冲层和阻挡层；
26.在阻挡层远离衬底的一侧向阻挡层、缓冲层和成核层中注入离子。
27.第三方面，本发明实施例还提供了一种半导体器件，包括第一方面提供的外延结构；
28.半导体器件还包括位于阻挡层远离衬底一侧的异质结结构，以及位于异质结结构远离衬底一侧的栅极、源极和漏极，栅极位于源极和漏极之间。
29.本发明实施例提供的半导体器件的外延结构，由于阻挡层的禁带宽度大于缓冲层的禁带宽度，因此，阻挡层在离子注入浓度较低的情况下也可以具有与缓冲层相当的高电阻率，如此，将此外延结构应用于半导体器件时，由于阻挡层和缓冲层均具有较高的电阻率，从而可以增大半导体器件的电阻率，同时，将此外延结构应用于半导体器件时，可以利用阻挡层将二维电子气和缓冲层隔离，由于阻挡层中的离子浓度较低，因此，可以保证电子迁移率，从而使半导体器件兼具低漏电以及高电子迁移率。
附图说明
30.图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图；
31.图2是本发明实施例提供的另一种半导体器件的外延结构的结构示意图；
32.图3是本发明实施例提供的一种半导体器件的结构示意图；
33.图4是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图；
34.图5是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图；
35.图6是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图；
36.图7是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图。
具体实施方式
37.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
38.图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图，参见图1，半导体器件的外延结构10包括衬底1以及位于衬底1一侧的半导体层2。半导体层2至少包括层叠设置于衬底1一侧的缓冲层22和阻挡层23；阻挡层23的禁带宽度大于缓冲层22的禁带宽度，至少缓冲层22以及阻挡层23中注入有离子，阻挡层23中离子的注入浓度小于缓冲层22中离子的注入浓度。
39.本发明实施例提供的外延结构10应用于制备半导体器件，具体的，通过在此外延结构10上二次生长形成异质结结构，并在异质结结构远离衬底一侧形成栅极、源极和漏极可以完成半导体器件的制造。示例性的，图3是本发明实施例提供的一种半导体器件的结构示意图，参见图3，异质结结构24通常包括沟道层241和势垒层242，势垒层242位于沟道层241远离衬底1一侧，沟道层241靠近势垒层242一侧形成有二维电子气2deg，沟道层241提供二维电子气2deg运动的沟道。缓冲层22起到隔离势垒层242和衬底1，同时提高晶体质量的作用，缓冲层22通常较厚且电阻率较低，容易产生漏电。
40.如上所述，为了解决缓冲层22的电阻率低导致半导体器件漏电问题，可以向缓冲层22中注入离子，以提高缓冲层22的电阻率，降低半导体器件的漏电。此外，沟道层241通常也存在漏电，由于沟道层241内不能注入离子，为了降低沟道层241的漏电，通常需要降低沟道层241的厚度。如此，将导致缓冲层22距离二维电子气较近，向缓冲层22中注入高浓度的离子后，高浓度的离子会导致二维电子气中的电子迁移率降低，影响半导体器件的性能。
41.为了在降低半导体器件漏电的同时，保证二维电子气中的电子迁移率，本发明实施例提供的外延结构10在缓冲层22上增加了禁带宽度更大的阻挡层23，示例性的，阻挡层的厚度可以为10nm～50nm。
42.具体的，由于阻挡层23的禁带宽度更大，因此，相比于缓冲层22而言，在进行离子注入时，阻挡层23仅需要注入较低浓度(剂量)的离子即可获得足够高的电阻率。如此，将此外延结构应用于半导体器件时，由于阻挡层23和缓冲层22均具有较高的电阻率，因而可以降低半导体器件的漏电。同时，将此外延结构应用于半导体器件时，可以利用阻挡层23将二维电子气和缓冲层22隔离，由于阻挡层23中的离子浓度较低，因此，可以保证二维电子气中的电子迁移率。
43.此外，由于缓冲层22中注入的离子通常处于游离状态，通过设置阻挡层23将二维电子气和缓冲层22隔离，还可以防止缓冲层22中的离子进入沟道层241。
44.进一步的，本实施例中，由于阻挡层23中离子浓度较低，对二维电子气的迁移率影响很小，因此，采用本发明实施例提供的外延结构制备半导体器件时，还可以进一步降低沟道层241的厚度，以降低沟道层241的漏电。
45.可选的，衬底1的材料可以氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
46.本发明实施例提供的半导体器件的外延结构，由于阻挡层的禁带宽度大于缓冲层
的禁带宽度，因此，阻挡层在离子注入浓度较低的情况下也可以具有与缓冲层相当的高电阻率，如此，将此外延结构应用于半导体器件时，由于阻挡层和缓冲层均具有较高的电阻率，从而可以增大半导体器件的电阻率，同时，将此外延结构应用于半导体器件时，可以利用阻挡层将二维电子气和缓冲层隔离，由于阻挡层中的离子浓度较低，因此，可以保证电子迁移率，从而使半导体器件兼具高低漏电以及高电子迁移率。
47.在上述实施例的基础上，下面对半导体器件的外延结构的结构做进一步详细描述。
48.可选的，缓冲层22的材料包括al
x
ga
(1-x)
n或in
x
ga
(1-x)
n，其中，0≤x≤0.5；缓冲层22中离子的注入浓度c1满足1
×
10
17
cm-3
≤c1≤5
×
10
18
cm-3
；缓冲层22的电阻率ρ1满足105ω
·
cm≤ρ1≤10
10
ω
·
cm。
49.根据x的取值，缓冲层22可能是gan或algan或ingan。缓冲层22的电阻率通常较小，因此，需要较高的离子注入浓度以提高其电阻率。
50.进一步可选的，阻挡层23的材料包括al
x
ga
(1-x)
n，其中，0.8≤x≤1；阻挡层23中离子的注入浓度c2满足1
×
10
15
cm-3
≤c2≤5
×
10
16
cm-3
；阻挡层23的电阻率ρ2满足105ω
·
cm≤ρ2≤10
10
ω
·
cm。
51.本实施例中，通过设置阻挡层23中al的成分比缓冲层22中al的成分高，使得阻挡层23的禁带宽度大于缓冲层22的禁带宽度，从而可以使缓冲层22仅需要上述更低浓度的离子注入即可获取上述足够高的电阻率，如此，将此外延结构应用于半导体器件时，可以在降低半导体器件漏电的同时，保证电子迁移率。
52.图2是本发明实施例提供的另一种半导体器件的外延结构的结构示意图，参见图2，可选的，半导体层2还包括成核层21，成核层21位于衬底1与缓冲层22之间；成核层21中注入有离子；成核层21的材料包括al
x
ga
(1-x)
n，其中，0.5≤x≤1；成核层21中离子的注入浓度c3满足1
×
10
17
cm-3
≤c3≤5
×
10
18
cm-3
；成核层21的电阻率ρ3满足105ω
·
cm≤ρ1≤10
10
ω
·
cm。通过设置成核层21可以匹配衬底1与缓冲层22晶格，改善上方异质结结构24的晶体质量、表面形貌以及电学性质等参数。
53.需要说明的是，成核层21的漏电通常较小，因此，在其他实施例中，也可以不向成核层21中注入离子。本实施例通过向成核层21注入离子，可以进一步降低半导体器件的漏电。进一步地，也可以向衬底1中注入离子，本发明实施例对此不作限定，本领域技术人员可以根据需求自行设定。
54.可选的，离子包括硼离子、砷离子、氦离子、铍离子、镁离子、氩离子、铝离子、磷离子、氮离子、氧离子、碳离子和铁离子中的至少一种。
55.通过向阻挡层23、缓冲层22(以及成核层21和衬底1)中注入上述例子的至少一种，可以提高对应膜层的电阻率，从而可以降低半导体器件的漏电。
56.进一步可选的，阻挡层23和缓冲层22中注入的离子的种类相同，如此设置可以降低制备难度，提高生产效率。
57.基于相同的发明构思，本发明实施例还提供了一种半导体器件，参见图3，该半导体器件100包括上述任一实施例提供的外延结构10，还包括位于阻挡层23远离衬底1一侧的异质结结构24，以及位于异质结结构24远离衬底1一侧的栅极4、源极3和漏极5，栅极4位于源极3和漏极5之间。
58.可选的，源极3、漏极5与异质结结构24形成欧姆接触，栅极4与异质结结构24形成肖特基接触。可选的，源极3和漏极5的材质可以为ni、ti、al、au等金属中的一种或多种的组合，栅极4的材质可以为ni、pt、pb、au等金属中的一种或多种的组合。
59.应该理解，本发明实施例是从半导体器件外延结构设计的角度来改善半导体器件的可靠性。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(high electron mobility transistor，简称hemt)、绝缘衬底上的硅(silicon-on-insulator，简称soi)结构的晶体管、砷化镓(gaas)基的晶体管以及金属氧化层半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，简称mosfet)、金属绝缘层半导体场效应晶体管(metal-semiconductor field-effect transistor，简称misfet)、双异质结场效应晶体管(double heterojunction field-effect transistor，简称dhfet)、结型场效应晶体管(junction field-effect transistor，简称jfet)，金属半导体场效应晶体管(metal-semiconductor field-effect transistor，简称mesfet)，金属绝缘层半导体异质结场效应晶体管(metal-semiconductor heterojunction field-effect transistor，简称mishfet)或者其他场效应晶体管。
60.基于相同的发明构思，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备上述任一实施例提供的外延结构，有关外延结构中各个膜层的材料、离子注入浓度等参数请参照上文描述，在此不再赘述。
61.示例性的，图4是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图，参见图4，该制备方法包括如下步骤：
62.s101、提供衬底。
63.s102、在衬底一侧制备半导体层；半导体层至少包括层叠设置于衬底一侧的缓冲层和阻挡层；阻挡层的禁带宽度大于缓冲层的禁带宽度，至少缓冲层以及阻挡层中注入有离子，阻挡层中离子的浓度小于缓冲层中离子的浓度。
64.示例性的，缓冲层和阻挡层中的离子可以同时注入，也可以不同时注入。具体的，可以在制备完成缓冲层和阻挡层后，进行离子注入；也可以在制备完成缓冲层后对其进行离子注入，接着在制备完成阻挡层后对其进行离子注入，本发明实施例对此不作限定。
65.本发明实施例提供的制备方法，通过在缓冲层上增加了禁带宽度更大的阻挡层，在进行离子注入时，向阻挡层注入较低浓度的离子即可使阻挡层具有与缓冲层相当的高电阻率，如此，将此外延结构应用于半导体器件时，由于阻挡层和缓冲层均具有较高的电阻率，从而可以增大半导体器件的电阻率，同时，将此外延结构应用于半导体器件时，可以利用阻挡层将二维电子气和缓冲层隔离，由于阻挡层中的离子浓度较低，因此，可以保证电子迁移率。
66.在此基础上，下面基于离子注入的方法，对半导体器件的外延结构的制备方法做进一步示例性说明。
67.图5是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图，参见图5，制备方法包括如下步骤：
68.s201、提供衬底；
69.s202、在衬底一侧依次制备缓冲层和阻挡层；
70.s203、在阻挡层远离衬底的一侧向阻挡层和缓冲层中注入离子。
71.本实施例提供的制备方法，可以在同一工艺中完成对阻挡层和缓冲层的离子注入，制备方法简单高效。
72.图6是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图，参见图6，制备方法包括如下步骤：
73.s301、提供衬底；
74.s302、在衬底一侧制备缓冲层，并在缓冲层中注入离子；
75.s303、在缓冲层远离衬底一侧制备阻挡层，并在阻挡层中注入离子。
76.本发明实施例提供的制备方法，在制备完成缓冲层(阻挡层)后，对其进行离子注入，如此，有利于控制各膜层中注入离子的浓度以及种类，使各膜层中具有不同的离子浓度和种类。
77.需要说明的是，虽然图5所示制备方法是在同一工艺中完成对阻挡层和缓冲层的离子注入，但是，同样可以实现各膜层注入的离子具有不同的浓度以及种类，只是相对图6所示制备方法而言，工艺难度较大。
78.可选的，半导体层还包括成核层，成核层中注入有离子，此时，可采用图7所示的制备方法得到该外延结构。参见图7，该制备方法包括如下步骤：
79.s401、提供衬底；
80.s402、在衬底一侧依次制备成核层、缓冲层和阻挡层；
81.s403、在阻挡层远离衬底的一侧向阻挡层、缓冲层和成核层中注入离子。
82.本实施例仅以在同一工艺中完成对阻挡层、缓冲层以及成核层的离子注入为例进行示意。在其他实施例中，也可以参照图6所示制备方法依次完成成核层、缓冲层以及阻挡层的离子注入，本发明实施例对此不作限定。
83.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。