一种半导体器件的外延结构及半导体器件的制作方法

1.本实用新型实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及半导体器件。


背景技术：

2.半导体材料氮化镓(gan)由于具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，且具有很强的自发和压电极化效应，相较于第一代半导体材料和第二代半导体材料更适合于制造高频、高压和耐高温的大功率电子器件，尤其是在射频和电源领域优势明显。
3.目前制造gan基光电器件与功率器件，gan外延层与基底存在热失配和晶格失配，在外延生长过程中引起的热失配应力以及晶格失配应变会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，成本提高。
4.但是成核层的存在会使外延层总体热阻变高，因此为了缓解这个问题业内多数采用的是薄的成核层，但是薄成核层又存在晶体质量差的问题，而晶体质量差会影响后续生长的gan的晶体质量，进而影响最终器件的可靠性。目前，要制造电学性能优越，可靠性稳定的第三代半导体器件，都离不开晶体质量好，均匀性好，工业成本低的半导体外延结构作为基础匹配半导体器件的性能。
5.因此如何在热阻不变高的情况下获得晶体质量好，成本低的外延结构成为了目前亟需解决的问题。


技术实现要素：

6.有鉴于此，本实用新型实施例提供一种半导体器件的外延结构及半导体器件，以提供一种成核层热阻情况以及晶体质量均良好的外延结构。
7.第一方面，本实用新型实施例提供了一种半导体器件的外延结构，包括：
8.衬底；
9.位于所述衬底一侧的外延层，所述外延层包括位于所述衬底一侧的成核层以及位于所述成核层远离所述衬底一侧的缓冲层；
10.其中，所述缓冲层的厚度与所述成核层的厚度成反比例关系。
11.可选的，所述成核层的厚度为h1，所述缓冲层的厚度为h2；
12.其中，0.1/h2≤h1≤0.25/h2。
13.可选的，h1＝0.17/h2。
14.可选的，所述成核层的厚度为h1，所述衬底的厚度为h3；
15.其中，2*10
‑5≤h1/h3≤5*10
‑4。
16.可选的，所述成核层的厚度为h1，所述外延层的厚度为h4；
17.其中，0.05≤h1/h4≤0.3。
18.可选的，0.07≤h1/h4≤0.1。
19.可选的，所述成核层的厚度为h1，其中，100nm≤h1≤150nm。
20.可选的，所述外延层还包括：
21.位于所述缓冲层远离所述衬底一侧的间隔层；
22.位于所述间隔层远离所述衬底一侧的势垒层，所述势垒层与所述缓冲层形成异质结结构；
23.位于所述势垒层远离所述衬底一侧的盖层。
24.第二方面，本实用新型实施例还提供了一种半导体器件，包括第一方面所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、缓冲层、间隔层、势垒层以及盖层；
25.所述半导体器件还包括：
26.位于所述势垒层远离所述衬底一侧的源极和漏极：
27.位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。
28.本实用新型实施例提供的半导体器件的外延结构及半导体器件，通过设置成核层的厚度与缓冲层的厚度成反比例关系，保证外延结构中成核层的热阻不变高的情况下提升成核层的晶体质量，进而提升外延结构的质量以及半导体器件的可靠性。
附图说明
29.图1是本实用新型实施例提供的一种半导体器件的外延结构的结构示意图；
30.图2是本实用新型实施例提供的一种半导体器件的结构示意图；
31.图3是本实用新型实施例提供的一种半导体器件的外延结构的制备方法的流程示意图；
32.图4是本实用新型实施例提供的一种半导体器件的制备方法的流程示意图。
具体实施方式
33.下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
34.图1是本实用新型实施例提供的一种半导体器件的外延结构的结构示意图，如图1所示，本实用新型实施例提供的半导体器件的外延结构包括衬底11，位于衬底11一侧的外延层12；外延层12包括位于衬底11一侧的成核层121以及位于成核层12远离衬底11一侧的缓冲层122；其中，缓冲层122的厚度与成核层121的厚度成反比例关系。
35.示例性的，衬底11可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料，本实用新型实施例对衬底11的具体类型不进行限定。
36.外延层12位于衬底11一侧，外延层12具体可以包括基于iii
‑
v族化合物的半导体材料。
37.具体的，外延层12包括靠近衬底11一侧的成核层121以及位于成核层121 远离衬底11一侧的缓冲层122。其中，成核层121影响外延层12中位于成核层121上方的其他膜层的
晶体质量、表面形貌以及电学性质等参数；成核层121 主要起到匹配衬底11材料和外延层12中异质结结构中的半导体材料层的作用。缓冲层122起到粘合接下来需要生长的半导体材料层的作用。
38.进一步的，成核层121的材料可以为氮化铝，缓冲层122的材料可以为氮化镓。
39.由于aln成核层的存在会使外延层12总体热阻变高，因此为了缓解这个问题业内多数采用的是薄的aln作为aln成核层，但薄的aln成核层要获得好的晶体质量难度非常高。通过增加aln成核层厚度则是实现晶体质量提升的方法之一，但如果只是单纯的增加aln厚度会导致热阻升高，影响器件性能。本实用新型实施例创造性地设置外延层12中成核层121的厚度和缓冲层122的厚度成反比例关系，即当增加成核层121的厚度后，需要同时减薄缓冲层122的厚度，当减薄成核层121的厚度后，需要增加缓冲层122的厚度。经过大量验证，当外延层12中成核层121的厚度和缓冲层122的厚度成反比例关系时可以实现在热阻不变高的情况下提升成核层121的晶体质量，保证位于成核层121 上方的其他外延层的晶体质量、表面形貌以及电学性质良好，保证外延结构以及半导体器件整体质量良好，可靠性高。
40.综上，本实用新型实施例提供的半导体器件的外延结构，通过设置成核层的厚度与缓冲层的厚度成反比例关系，保证外延结构中成核层的热阻不变高的情况下提升成核层的晶体质量，进而提升外延结构以及半导体器件的质量。
41.在上述实施例的基础上，成核层121的厚度为h1，缓冲层122的厚度为h2；
42.其中，0.1/h2≤h1≤0.25/h2。
43.示例性的，外延层12中成核层121的厚度和缓冲层122的厚度成反比例关系可以设置成核层121的厚度h1和缓冲层122的厚度h2满足0.1/h2≤h1≤ 0.25/h2，只有当成核层121的厚度h1和缓冲层122的厚度h2满足上述比例关系时，才能保证成核层121的热阻不变高的情况下提升成核层121的晶体质量，保证外延结构以及半导体器件的可靠性高。
44.具体的，成核层121的厚度h1和缓冲层122的厚度h2满足0.1/h2≤h1 ≤0.25/h2，可以是h1＝0.1/h2、或者是h1＝0.15/h2、或者是h1＝0.17/h2、或者是h1＝0.2/h2、或者是h1＝0.25/h2，本实用新型实施例对成核层121的厚度h1 和缓冲层122的厚度h2的具体比例关系不进行限定，只需保证成核层121的厚度h1和缓冲层122的厚度h2满足0.1/h2≤h1≤0.25/h2即可，如此保证成核层121的热阻不变高的情况下提升成核层121的晶体质量，保证外延结构以及半导体器件的可靠性高。
45.在上述实施例的基础上，优选的，成核层121的厚度h1和缓冲层122的厚度h2可以满足h1＝0.17/h2，如此保证成核层121的热阻情况以及晶体质量情况处于最佳平衡状态，保证实现在成核层121热阻不变高的情况下成核层121的晶体质量最佳，或者保证实现在成核层121晶体质量良好的情况下热阻最小，保证成核层121的质量最佳，进而保证外延结构以及半导体器件的整体可靠性最佳。
46.可选的，成核层121的厚度为h1，衬底的厚度为h3；其中，2*10
‑5≤h1/h3 ≤5*10
‑4。
47.示例性的，通过合理设置成核层121的厚度h1与衬底11的厚度h3满足 2*10
‑5≤h1/h3≤5*10
‑4，在保证成核层121的热阻情况以及晶体质量均较好的情况下，保证成核层121可以充分匹配衬底11，进一步提升外延结构以及半导体器件的可靠性。
48.具体的，成核层121的厚度h1与衬底11的厚度h3满足2*10
‑5≤h1/h3≤ 5*10
‑4，可以是h1/h3＝2*10
‑5、或者是h1/h3＝5*10
‑5、或者是h1/h3＝1*10
‑4、或者是h1/h3＝3*10
‑4、或
者是h1/h3＝5*10
‑4，本实用新型实施例对成核层121的厚度h1和衬底11的厚度h3的具体比例关系不进行限定，只需保证成核层121 的厚度h1与衬底11的厚度h3满足2*10
‑5≤h1/h3≤5*10
‑4即可。
49.可选的，成核层121的厚度为h1，外延层12的厚度为h4；其中，0.05≤h1/h4≤0.3。
50.示例性的，通过合理设置成核层121的厚度h1与外延层12的厚度h4满足 0.05≤h1/h4≤0.3，在保证成核层121的热阻情况以及晶体质量均较好的情况下，保证成核层121的厚度可以匹配外延层12的整体厚度，保证外延层12中除成核层121之外的其他膜层具备合适的厚度范围，保证外延层12整体质量良好，外延结构以及半导体器件可靠性高。
51.具体的，成核层121的厚度h1与外延层12的厚度h4满足0.05≤h1/h4≤ 0.3，可以是h1/h4＝0.05、或者是h1/h4＝0.1、或者是h1/h4＝0.2、或者是h1/h4＝0.3，本实用新型实施例对成核层121的厚度h1和外延层12的厚度h4的具体比例关系不进行限定，只需保证成核层121的厚度h1与外延层12的厚度h4满足0.05 ≤h1/h4≤0.3即可。
52.在上述实施例的基础上，优选的，成核层121的厚度h1和外延层12的厚度h4满足0.07≤h1/h4≤0.1，如此保证成核层121的热阻情况以及晶体质量情况均较好的情况下，保证实现在成核层121的厚度可以完美匹配外延层12的整体厚度，进一步保证外延层12中除成核层121之外的其他膜层具备合适的厚度范围，进一步提升外延层12整体质量，进一步提升外延结构以及半导体器件可靠性。
53.可选的，当衬底的厚度h3在400nm至600nm之间时，成核层121的厚度为h1，其中，100nm≤h1≤150nm。
54.示例性的，合理设置成核层121的厚度h1满足100nm≤h1≤150nm，保证成核层121即具备较小的热阻，同时具备良好的晶体质量。
55.具体的，成核层121的厚度h1满足100nm≤h1≤150nm，可以是h1＝100nm、或者是h1＝110nm、或者是h1＝130nm、或者是h1＝150nm，本实用新型实施例对成核层121的具体厚度不进行限定，只需保证成核层121的厚度h1满足100nm ≤h1≤150nm即可。
56.在上述实施例的基础上，继续参考图1所示，本实用新型实施例提供的外延层12还可以包括位于缓冲层122远离衬底11一侧的间隔层123；位于间隔层123远离衬底11基板一侧的势垒层124，势垒层124与缓冲层122形成异质结结构；位于势垒层124远离衬底11一侧的盖层125。
57.示例性的，间隔层123可以为aln间隔层，间隔层123可以抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率。
58.势垒层124可以为algan势垒层，势垒层124与缓冲层122一起形成异质结结构，形成二维电子气的运动沟道。
59.盖层125的主要作用是减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。可选的，盖层125的材料为iii族氮化物，优选为p型掺杂氮化镓(p
‑
gan)，p
‑
gan结构能够有效降低algan层的势垒高度。
60.基于同样的实用新型构思，本实用新型实施例还提供了一种半导体器件，本实用新型实施例提供的半导体器件包括上述实施例所述的半导体器件的外延结构。进一步的，图2是本实用新型实施例提供的一种半导体器件的结构示意图，如图2所示，本实用新型实施例提供的半导体器件包括：
61.衬底11；
62.位于衬底11一侧的外延层12，外延层12包括依次位于衬底11一侧的成核层121、缓冲层122、间隔层123、势垒层124以及盖层125；
63.位于势垒层124远离衬底11一侧的源极131和漏极132；
64.位于盖层125远离衬底11一侧的栅极133，栅极133位于源极131和漏极 132之间。
65.示例性的，源极131和漏极132位于势垒层124远离衬底11的一侧，源极 131和漏极132分别与势垒层124形成欧姆接触；栅极133位于源极131和漏极132之间，同时位于盖层125远离衬底11的一侧，栅极133与盖层125形成肖特基接触。
66.应该理解，本实用新型实施例是从半导体器件结构设计的角度来保证半导体器件中成核层的热阻不变高的情况下提升成核层的晶体质量。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(high electron mobility transistor，简称hemt)、绝缘衬底上的硅 (silicon
‑
on
‑
insulator，简称soi)结构的晶体管、砷化镓(gaas)基的晶体管以及金属氧化层半导体场效应晶体管(metal
‑
oxide
‑
semiconductor field
‑
effect transistor，简称mosfet)、金属绝缘层半导体场效应晶体管 (metal
‑
semiconductor field
‑
effect transistor，简称misfet)、双异质结场效应晶体管(double heterojunction field
‑
effect transistor，简称dhfet)、结型场效应晶体管(junction field
‑
effect transistor，简称jfet)，金属半导体场效应晶体管(metal
‑
semiconductor field
‑
effect transistor，简称mesfet)，金属绝缘层半导体异质结场效应晶体管(metal
‑
semiconductor heterojunction field
‑
effect transistor，简称mishfet)或者其他场效应晶体管。
67.基于同一实用新型构思，本实用新型实施例还提供了一种半导体器件的外延结构的制备方法，图3是本实用新型实施例提供的一种半导体器件的外延结构的制备方法的流程示意图，如图3所示，本实用新型实施例提供的半导体器件的外延结构的制备方法可以包括：
68.s110、提供衬底。
69.示例性的，衬底的材料可以氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
70.s120、在所述衬底一侧制备外延层，所述外延层包括位于所述衬底一侧的成核层以及位于所述成核层远离所述衬底一侧的缓冲层；其中，所述缓冲层的厚度与所述成核层的厚度成反比例关系。
71.由于成核层的存在会使外延层总体热阻变高，但薄的aln成核层要获得好的晶体质量难度非常高，而单纯的增加aln厚度会导致热阻升高，影响器件性能。本实用新型实施例创造性的设置外延层中成核层的厚度和缓冲层的厚度成反比例关系，实现在热阻不变高的情况下提升成核层的晶体质量，保证位于成核层上方的其他外延层的晶体质量、表面形
貌以及电学性质良好，保证外延结构以及半导体器件整体质量良好，可靠性好。
72.综上，本实用新型实施例提供的半导体器件的外延结构的制备方法，通过设置成核层的厚度与缓冲层的厚度成反比例关系，保证外延结构中成核层的热阻不变高的情况下提升成核层的晶体质量，进而提升外延结构以及半导体器件的质量。
73.在上述实施的基础上，在衬底一侧制备外延层，可以包括：
74.在衬底一侧制备成核层；
75.在成核层远离衬底的一侧制备缓冲层；
76.在缓冲层远离衬底的一侧制备间隔层；
77.在间隔层远离衬底的一侧制备势垒层，述势垒层与缓冲层形成异质结结构；
78.在势垒层远离衬底的一侧制备盖层。
79.通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率。通过势垒层与缓冲层一起形成异质结结构，形成二维电子气的运动沟道。通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。
80.基于同样的实用新型构思，本实用新型实施例还提供了一种半导体器件的制备方法，图4是本实用新型实施例提供的一种半导体器件的制备方法的流程示意图，如图4所示，本实用新型实施例提供的半导体器件的制备方法可以包括：
81.s210、提供衬底。
82.s220、在所述衬底一侧制备外延层，所述外延层包括依次位于所述衬底一侧的成核层、缓冲层、间隔层、势垒层和盖层。
83.s230、在所述势垒层远离所述衬底的一侧制备源极和漏极；在所述盖层远离所述衬底的一侧制备栅极，所述栅极位于所述源极和所述漏极之间。
84.源极和漏极分别与势垒层形成欧姆接触，栅极与盖层形成肖特基接触。
85.注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。