半导体结构及其制备方法与流程

本发明实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术：

半导体结构的制备过程通常包括多个制程，例如光刻、沉积、固化、退火等。光刻时，通常需要同时刻蚀不同的材料，以在半导体结构中形成所需图案。然而，刻蚀后所形成的图案中，不同的材料的交界处易形成高度差，影响半导体结构的成品率。

以动态随机存储器(dynamicrandomaccessmemory，简称dram)的制备为例，动态随机存储器通常包括基底，基底中设置有有源区和浅沟槽隔离区，有源区内设置有字线(wordline，简称wl)。基底中还形成有位线接触窗(bitlinecontact，简称blc)，位线接触窗中暴露至少部分有源区。形成位线接触窗时，通常需要对浅沟槽隔离区和有源区同时进行刻蚀，所形成的位线接触窗的底部存在高度差。随刻蚀深度的增加或者位线接触窗相对有源区的偏移量增加，上述高度差也会随之增大，导致位线接触窗延伸至字线的风险增加，进而导致形成在位线接触窗中的位线与字线之间的短路的风险增加，降低了动态随机存储器的成品率。

技术实现要素：

有鉴于此，本发明实施例提供一种半导体结构及其制备方法，用于减少同时刻蚀不同的材料时，不同的材料的交界处的高度差，以提高半导体结构的成品率。

为了实现上述目的，本发明实施例提供如下技术方案：

第一方面，本发明实施例提供一种半导体结构的制备方法，包括提供基底，所述基底包括第一待刻蚀区和位于所述第一待刻蚀区外侧的第二待刻蚀区，所述第一待刻蚀区的刻蚀速率与所述第二待刻蚀区的刻蚀速率不同；同时对所述第一待刻蚀区和所述第二待刻蚀区进行至少两次刻蚀，直至所述第一待刻蚀区和所述第二待刻蚀区中刻蚀速率较小的一个的刻蚀深度等于目标刻蚀深度；在所述至少两次刻蚀的过程中，在前一次刻蚀完成后在所述第一待刻蚀区和所述第二待刻蚀区回填牺牲材料，并在后一次刻蚀时去除部分所述牺牲材料。

本发明实施例提供的半导体结构的制备方法具有如下优点：

本发明实施例提供的半导体结构的制备方法中，先提供基底，基底包括刻蚀速率不同的第一待刻蚀区和第二待刻蚀区，第一待刻蚀区位于第二待刻蚀区的外侧；然后同时对第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀，将第一待刻蚀区和第二待刻蚀区中刻蚀速率较小的一个刻蚀至目标刻蚀深度；在至少两次刻蚀过程中，在前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料，以减小第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值，在后一次刻蚀时去除部分牺牲材料，以继续对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行刻蚀。相较于相关技术中一次刻蚀到目标刻蚀深度，本发明实施例中，第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值经回填后可以消除部分，降低第一待刻蚀区和第二待刻蚀区的最终刻蚀深度的差值，从而可以减小第一待刻蚀区或者第二待刻蚀区刻穿的可能性，进而提高半导体结构的成品率。

如上所述的半导体结构的制备方法，所述牺牲材料的刻蚀速率满足以下关系式：

min(s1，s2)＜v≤max(s1，s2)；

其中，s1为所述第一待刻蚀区的刻蚀速率，s2为所述第二待刻蚀区的刻蚀速率，v为所述牺牲材料的刻蚀速率。

如上所述的半导体结构的制备方法，所述第一待刻蚀区的刻蚀速率小于所述第二待刻蚀区的刻蚀速率，所述在后一次刻蚀时去除部分所述牺牲材料的步骤包括：在后一次刻蚀时去除位于所述第一待刻蚀区的所述牺牲材料和位于所述第二待刻蚀区的部分所述牺牲材料。

如上所述的半导体结构的制备方法，同时对所述第一待刻蚀区和所述第二待刻蚀区进行两次刻蚀后，所述第一待刻蚀区的刻蚀深度等于所述目标刻蚀深度。

如上所述的半导体结构的制备方法，后一次刻蚀时去除部分所述牺牲材料的步骤包括：刻蚀位于所述第一待刻蚀区和所述第二待刻蚀区的所述牺牲材料，直至去除所述第一待刻蚀区内的所述牺牲材料；同时刻蚀位于所述第一待刻蚀区的所述基底和位于所述第二待刻蚀区的所述牺牲材料，或者，同时刻蚀位于所述第一待刻蚀区的所述基底以及位于所述第二待刻蚀区的所述牺牲材料和所述基底。

如上所述的半导体结构的制备方法，第一次刻蚀后所述第一待刻蚀区的刻蚀深度大于或者等于所述目标刻蚀深度的1/2，且小于或者等于所述目标刻蚀深度的3/4。

如上所述的半导体结构的制备方法，所述牺牲材料与所述第二待刻蚀区的材料相同。

如上所述的半导体结构的制备方法，当所述第一待刻蚀区的刻蚀深度等于所述目标刻蚀深度时，所述第二待刻蚀区的刻蚀深度h满足如下关系式：

h＝a×k+[a×(1-k)]×m；

其中，a为所述目标刻蚀深度，k为第一次刻蚀比例，0<k<1，m为所述第二待刻蚀区的刻蚀速率与所述第一待刻蚀区的刻蚀速率的比值。

如上所述的半导体结构的制备方法，同时对所述第一待刻蚀区和所述第二待刻蚀区进行第一次刻蚀的步骤之前，所述制备方法还包括：在所述基底上形成掩膜层；在所述掩膜层中形成有贯穿所述掩膜层的掩膜开口，所述掩膜开口与所述第一待刻蚀区和所述第二待刻蚀区相对。

如上所述的半导体结构的制备方法，前一次刻蚀完成后形成与所述掩膜开口连通的初始目标开口，在所述第一待刻蚀区和所述第二待刻蚀区回填牺牲材料时，所述牺牲材料填满所述掩膜开口和所述初始目标开口，且覆盖所述掩膜层。

如上所述的半导体结构的制备方法，在所述第一待刻蚀区和所述第二待刻蚀区回填牺牲材料之后，还包括：对所述牺牲材料进行平坦化处理，平坦化处理后的所述牺牲材料的表面与所述掩膜层的表面齐平。

如上所述的半导体结构的制备方法，同时对所述第一待刻蚀区和所述第二待刻蚀区进行至少两次刻蚀后形成位线接触窗，所述第一待刻蚀区为部分有源区，所述第二待刻蚀区为部分浅沟槽隔离区。

如上所述的半导体结构的制备方法，采用化学气相沉积或物理气相沉积形成所述牺牲材料。

第二方面，本发明实施例还提供了一种半导体结构，包括基底，所述基底中形成有目标开口，所述目标开口通过同时对所述基底的第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀形成，所述第一待刻蚀区的刻蚀速率与所述第二待刻蚀区的刻蚀速率不同；且在所述至少两次刻蚀的过程中，在前一次刻蚀完成后在所述第一待刻蚀区和所述第二待刻蚀区回填牺牲材料，并在后一次刻蚀时去除部分所述牺牲材料。

本发明实施例提供的半导体结构具有如下优点：

本发明实施例提供的半导体结构包括基底，基底中的目标开口通过同时对基底的第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀形成，由于第一待刻蚀区和第二待刻蚀区的刻蚀速率不同，前一次刻蚀完成后，第一待刻蚀区的刻蚀深度和第二待刻蚀区的刻蚀深度不同，通过在第一待刻蚀区和第二待刻蚀区回填牺牲材料，以减小第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值，在后一次刻蚀时去除部分牺牲材料，以继续对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行刻蚀。相较于相关技术中一次刻蚀到目标刻蚀深度，本发明实施例中，第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值经回填后可以消除部分，可以降低第一待刻蚀区和第二待刻蚀区的最终刻蚀深度的差值，从而可以减小第一待刻蚀区或者第二待刻蚀区刻穿的可能性，进而提高半导体结构的成品率。

如上所述的半导体结构，所述目标开口通过同时对所述第一待刻蚀区和所述第二待刻蚀区进行两次刻蚀形成，且所述第一待刻蚀区的刻蚀速率小于所述第二待刻蚀区的刻蚀速率；所述第一待刻蚀区的刻蚀深度等于目标刻蚀深度a，所述第二待刻蚀区的刻蚀深度h满足如下关系式：

a＜h≤a×k+[a×(1-k)]×m；

其中，k为第一次刻蚀比例，0<k<1，m为所述第二待刻蚀区的刻蚀速率与所述第一待刻蚀区的刻蚀速率的比值。

如上所述的半导体结构，所述目标开口为位线接触窗，所述第一待刻蚀区为部分有源区，所述第二待刻蚀区为部分浅沟槽隔离区。

如上所述的半导体结构，所述基底上还形成有掩膜层，所述掩膜层形成有与所述位线接触窗相对应的掩膜开口；所述浅沟槽隔离区的材质为氧化硅，所述有源区的材质为硅，所述掩膜层的材质为氮化硅。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的半导体结构的制备方法的流程图；

图2为本发明实施例的基底的结构示意图；

图3为本发明实施例的形成初始目标开口后的结构示意图；

图4为本发明实施例的回填牺牲材料后的结构示意图；

图5为本发明实施例的去除部分牺牲材料后的结构示意图；

图6为本发明实施例的形成目标开口的一种结构示意图；

图7为本发明实施例的形成目标开口的另一种结构示意图；

图8为本发明实施例的形成目标开口的又一种结构示意图；

图9为本发明实施例的目标开口的结构示意图；

图10为本发明实施例的第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值h与第一次刻蚀比例k的关系图；

图11为本发明实施例的掩膜层和基底的结构示意图；

图12为本发明实施例的掩膜开口和初始目标开口的结构示意图；

图13为本发明实施例的在掩膜开口和初始目标开口回填牺牲材料后的结构示意图；

图14为本发明实施例的平坦化处理后的结构示意图；

图15为本发明实施例的去除掩膜开口、第一待刻蚀区和第二待刻蚀区的部分牺牲材料后的结构示意图；

图16为本发明实施例的掩膜开口和目标开口的结构示意图；

图17为本发明实施例的有源区和浅沟槽隔离区的俯视图。

附图标记说明：

10-基底；101-有源区；

102-浅沟槽隔离区；11-初始目标开口；

12-目标开口；20-牺牲材料；

30-掩膜层；31-掩膜开口；

a-第一待刻蚀区；b-第二待刻蚀区；

a-目标刻蚀深度；h-第二待刻蚀区的刻蚀深度。

具体实施方式

为了提高半导体结构的成品率，本发明实施例提供一种半导体结构的制备方法，同时对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀，并在至少两次刻蚀过程中，在前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料，在后一次刻蚀时去除部分牺牲材料。第一待刻蚀区和第二待刻蚀区的刻蚀深度经回填后可以消除部分，从而降低了第一待刻蚀区和第二待刻蚀区的最终刻蚀深度的差值，进而可以减小第一待刻蚀区或者第二待刻蚀区刻穿的可能性，最终提高半导体结构的成品率。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

参照图1，图1为本发明实施例的半导体结构的制备方法的流程图，该半导体结构的制备方法包括以下步骤：

s101、提供基底，基底包括第一待刻蚀区和位于第一待刻蚀区外侧的第二待刻蚀区，第一待刻蚀区的刻蚀速率与第二待刻蚀区的刻蚀速率不同。

基底包括第一待刻蚀区和第二待刻蚀区。在一种可能的示例中，参照图2，第一待刻蚀区如图2中a处所示，第二待刻蚀区如图2中b处所示。第二待刻蚀区围绕第一待刻蚀区且与第一待刻蚀区邻接，从而能够同时刻蚀第一待刻蚀区和第二待刻蚀区。

第一待刻蚀区和第二待刻蚀区的刻蚀速率不同，即第一待刻蚀区的刻蚀速率可以大于或者小于第二待刻蚀区的刻蚀速率。可以理解的是，第一待刻蚀区和第二待刻蚀区内可以为不同的材质，位于第一待刻蚀区的材质和位于第二待刻蚀区的材质的刻蚀速率不同。

本发明实施例中，第一待刻蚀区的刻蚀速率小于第二待刻蚀区的刻蚀速率，示例性的，第一待刻蚀区内的材质可以为硅，第二待刻蚀区内的材质可以为氧化硅。

s102、同时对第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀，直至第一待刻蚀区和第二待刻蚀区中刻蚀速率较小的一个的刻蚀深度等于目标刻蚀深度；在至少两次刻蚀的过程中，在前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料，并在后一次刻蚀时去除部分牺牲材料。

本步骤中，同时对第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀，最终形成所需的目标开口12，目标开口12的底面具有高度差，该高度差由分别位于第一待刻蚀区的部分底面和第二待刻蚀区的部分底面形成。目标开口12的最小深度为目标刻蚀深度，即为第一待刻蚀区和第二待刻蚀区中刻蚀速率较小的一个经过至少两次刻蚀后的刻蚀深度。

为了减小上述高度差，在至少两次刻蚀的过程中，前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料20，并在后一次刻蚀时去除部分牺牲材料20，使得同时对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区继续进行刻蚀。

牺牲材料20可以通过化学气相沉积或物理气相沉积形成在第一待刻蚀区和第二待刻蚀区，牺牲材料20的刻蚀速率位于第一待刻蚀区的刻蚀速率和第二待刻蚀区的刻蚀速率之间。示例性的，牺牲材料20的刻蚀速率满足以下关系式：

min(s1，s2)＜v≤max(s1，s2)；

其中，s1为第一待刻蚀区的刻蚀速率，s2为第二待刻蚀区的刻蚀速率，v为牺牲材料20的刻蚀速率。

牺牲材料20与第二待刻蚀区内的基底10材料可以相同也可以不相同。例如，第一待刻蚀区内的基底10材料可以为硅，第二待刻蚀区内的基底10材料可以为氧化硅，牺牲材料20可以为氧化硅、氮化硅、氮氧化硅等其中一种或多种。

本发明实施例中，当同时对第一待刻蚀区和第二待刻蚀区进行两次刻蚀时，这两次刻蚀过程之间对第一待刻蚀区和第二待刻蚀区进行回填。当同时对第一待刻蚀区和第二待刻蚀区进行三次及以上刻蚀时，回填次数小于刻蚀次数，且大于一次。

需要说明的是，当同时对第一待刻蚀区和第二待刻蚀区进行三次及以上刻蚀时，可以在任意两次相邻的刻蚀过程之间对第一待刻蚀区和第二待刻蚀区进行回填。

示例性的，当同时对第一待刻蚀区和第二待刻蚀区进行四次刻蚀时，可以只在第一次刻蚀、第二次刻蚀或者第三次刻蚀之后对第一待刻蚀区和第二待刻蚀区进行回填，即回填次数为一次；也可以在第一次刻蚀和第二次刻蚀之后、第一次刻蚀和第三次刻蚀之后，或者第二次刻蚀和第三次刻蚀之后对第一待刻蚀区和第二待刻蚀区进行回填，即回填次数为两次；还可以在第一次刻蚀、第二次刻蚀和第三次刻蚀之后都对第一待刻蚀区和第二待刻蚀区进行回填，即回填次数为三次。

需要说明的是，前一次刻蚀完成后，在第一待刻蚀区和第二待刻蚀区中形成初始目标开口11，回填的牺牲材料20填充满初始目标开口11。可以理解的是，初始目标开口11在每次刻蚀完成后均不相同，即初始目标开口11随着刻蚀过程不断变化。

在后一次刻蚀时，同时对第一待刻蚀区和第二待刻蚀区进行刻蚀时，先同时刻蚀第一待刻蚀区和第二待刻蚀区的牺牲材料20，以去除位于第一待刻蚀区或位于第二待刻蚀区的牺牲材料；然后同时刻蚀第一待刻蚀区和第二待刻蚀区，此时，位于第一待刻蚀区的待刻蚀材料与位于第二待刻蚀区的待刻蚀材料不同，即此时第一待刻蚀区和第二待刻蚀区具有不同的刻蚀速率。需要说明的是，上述同时两次同时对第一待刻蚀区和第二待刻蚀区的刻蚀过程可以在同一步骤中完成。

在一些可能的示例中，第一待刻蚀区的刻蚀速率小于第二待刻蚀区的刻蚀速率，且同时对第一待刻蚀区和第二待刻蚀区进行两次刻蚀后，第一待刻蚀区的刻蚀深度等于目标刻蚀深度。

参照图3，同时对第一待刻蚀区和第二待刻蚀区进行第一次刻蚀后，形成初始目标开口11。示例性的，第一待刻蚀区的刻蚀深度可以大于或者等于目标刻蚀深度的1/2，且小于或者等于目标刻蚀深度的3/4。

由于第一待刻蚀区的刻蚀速率小于第二待刻蚀区的刻蚀速率，第一待刻蚀区相对应第二待刻蚀区刻蚀较慢，第一待刻蚀区的刻蚀深度小于第二待刻蚀区的刻蚀深度。如图3所示，初始目标开口11位于第一待刻蚀区处的深度小于初始目标开口11位于第二待刻蚀区处的深度。

参照图4，在第一次刻蚀完成后，在第一待刻蚀区和第二待刻蚀区回填牺牲材料20，回填的牺牲材料20填充满初始目标开口11，如图4所示，牺牲材料20与基底10齐平。

牺牲材料20的刻蚀速率在第一待刻蚀区的刻蚀速率和第二待刻蚀区的刻蚀速率之间。本发明实施例中，牺牲材料20与第二待刻蚀区内的基底10材料相同，即牺牲材料20与第一待刻蚀区和第二待刻蚀区中刻蚀速率较大的一个的材料相同。如此设置，当经过第二次刻蚀后，未完全去除牺牲材料20时，剩余的牺牲材料20无需额外去除，提高了半导体结构的制备效率。

回填牺牲材料20后，去除位于第一待刻蚀区的牺牲材料20和位于第二待刻蚀区的部分牺牲材料20，并同时对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行第二次刻蚀。第二次刻蚀完成后，基底10中形成所需的目标开口12。

在同时对第一待刻蚀区和第二待刻蚀区进行第二次刻蚀时，首先，刻蚀去除位于第一待刻蚀区和第二待刻蚀区的牺牲材料20，直至完全去除第一待刻蚀区内的牺牲材料20，如图5所示，第二待刻蚀区内去除部分牺牲材料20，保留有部分牺牲材料20。

在去除牺牲材料20时，第一待刻蚀区和第二待刻蚀区内不会出现刻蚀深度差。当完全去除位于第一待刻蚀区的牺牲材料20时，第二待刻蚀区的牺牲材料20去除与第一待刻蚀区相对应的部分，使得第一待刻蚀区的基底10和第二待刻蚀区的牺牲材料20齐平。

然后，同时刻蚀位于第一待刻蚀区的基底10和位于第二待刻蚀区的牺牲材料20，或者，同时刻蚀位于第一待刻蚀区的基底10和位于第二待刻蚀区的牺牲材料20和基底10，直至第一待刻蚀区的刻蚀深度等于目标刻蚀深度。

在一种可能的示例中，如图6所示，当第一待刻蚀区的刻蚀深度等于目标刻蚀深度时，第二待刻蚀区去除部分牺牲材料20，目标开口12在第二待刻蚀区内的深度小于初始目标开口11在第二待刻蚀区内的深度，第二待刻蚀区保留有部分牺牲材料20。也就是说，同时刻蚀位于第二待刻蚀区的基底10和位于第二待刻蚀区的部分牺牲材料20，形成所需目标开口12。

在另一种可能的示例中，如图7所示，当第一待刻蚀区的刻蚀深度等于目标刻蚀深度时，第二待刻蚀区去除全部牺牲材料20，目标开口12和初始目标开口11在第二待刻蚀区内的深度相同。也就是说，同时刻蚀位于第二待刻蚀区的基底10和位于第二待刻蚀区的全部牺牲材料20，形成所需目标开口12。

在又一种可能的示例中，如图8所示，当第一待刻蚀区的刻蚀深度等于目标刻蚀深度时，第二待刻蚀区去除全部牺牲材料20且去除部分基底10。如图8所示，双点划线位置为初始目标开口11在第二待刻蚀区内的深度，目标开口12在第二待刻蚀区内的深度大于初始目标开口11在第二待刻蚀区内的深度。也就是说，同时刻蚀位于第二待刻蚀区的基底10和位于第二待刻蚀区的全部牺牲材料20和部分基底10，形成所需目标开口12。

本发明实施例中，牺牲材料20与第二待刻蚀区的材料相同，如图9所示，当第一待刻蚀区的刻蚀深度等于目标刻蚀深度a时，第二待刻蚀区的刻蚀深度h满足如下关系式：

h＝a×k+[a×(1-k)]×m；

其中，k为第一次刻蚀比例，0<k<1，m为第二待刻蚀区的刻蚀速率与第一待刻蚀区的刻蚀速率的比值。

第一待刻蚀区和第二待刻蚀区的刻蚀深度之间的差值y为：

y＝h-a＝a×(m-1)+a×k×(1-m)；

以k为自变量，y为因变量作图，如图10所示。从图中可以看到，随着k值的逐渐增大，y值逐渐减小，k与y之间线性负相关。也就是说，在第一次刻蚀时，第一待刻蚀区的刻蚀深度越接近目标刻蚀深度时，第一待刻蚀区和第二待刻蚀区所形成的高度差越小。然而，第一待刻蚀区的刻蚀深度越大，回填难度也越大，因此，需根据实际工艺和实际工况选择合适的k值。

示例性的，当第二待刻蚀区的刻蚀速率与第一待刻蚀区的刻蚀速率的比值m为1.5，第一次刻蚀比例k为3/4，目标刻蚀深度a为40nm时，一次刻蚀形成目标开口12，第一待刻蚀区的刻蚀深度为40nm，第二待刻蚀区的刻蚀深度为60nm，第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值为20nm。本发明实施例形成目标开口12后，第一待刻蚀区的刻蚀深度为40nm，第二待刻蚀区的刻蚀深度为45nm，第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值为5nm，第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值减小。

本发明实施例提供的半导体结构的制备方法中，先提供基底10，基底10包括刻蚀速率不同的第一待刻蚀区和第二待刻蚀区，第一待刻蚀区位于第二待刻蚀区的外侧；然后同时对第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀，将第一待刻蚀区和第二待刻蚀区中刻蚀速率较小的一个刻蚀至目标刻蚀深度；在至少两次刻蚀过程中，在前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料20，以减小第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值，在后一次刻蚀时去除部分牺牲材料20，以继续对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行刻蚀。相较于相关技术中一次刻蚀到目标刻蚀深度，本发明实施例中，第一待刻蚀区和第二待刻蚀区的高度差经回填后可以消除部分，可以降低第一待刻蚀区和第二待刻蚀区的最终高度差值，从而可以减小第一待刻蚀区或者第二待刻蚀区刻穿的可能性，进而提高半导体结构的成品率。

本发明实施例中，同时对第一待刻蚀区和第二待刻蚀区进行第一次刻蚀之前，制备方法还包括：

首先，在基底10上形成掩膜层30。如图11所示，基底10上可以沉积形成有掩膜层30，掩膜层30覆盖第一待刻蚀区和第二待刻蚀区。掩膜层30的材质可以为氮化硅材质。

其次，在掩膜层30中形成有贯穿掩膜层30的掩膜开口31，掩膜开口31与第一待刻蚀区和第二待刻蚀区相对。掩膜开口31贯穿掩膜层30，以暴露基底10，掩膜开口31与第一待刻蚀区和部分第二待刻蚀区相对。

本发明实施例中，同时对第一待刻蚀区和第二待刻蚀区进行两次刻蚀时，刻蚀基底10位于掩膜开口31内的区域。参照图12，第一次刻蚀后在基底10中形成初始目标开口11，初始目标开口11与掩膜开口31相连通。

参照图13，前一次刻蚀完成后形成与掩膜开口31连通的初始目标开口11，在第一待刻蚀区和第二待刻蚀区回填牺牲材料20时，牺牲材料20填满掩膜开口31和初始目标开口11，且覆盖掩膜层30。

参照图14，在第一待刻蚀区和第二待刻蚀区回填牺牲材料20之后，制备方法还包括：对牺牲材料20进行平坦化处理，平坦化处理后的牺牲材料20的表面与掩膜层30的表面齐平。

示例性的，采用化学机械研磨(chemicalmechanicalpolish，简称cmp)对牺牲材料20的上表面进行平坦化处理，以使牺牲材料20的上表面与掩膜层30的上表面齐平。如此设置，当对牺牲材料20进行刻蚀时，牺牲材料20的刻蚀深度一致性较好，可以减少或者避免牺牲材料20的底面不平或者倾斜。

回填牺牲材料20后，同时对第一待刻蚀区和第二待刻蚀区进行第二次刻蚀时，如图15所示，去除掩膜开口31中的牺牲材料20，并去除第一待刻蚀区内的全部牺牲材料20，第二待刻蚀区内去除部分牺牲材料20，保留有部分牺牲材料20。

继续刻蚀时，第一待刻蚀区和第二待刻蚀区的刻蚀速率不同，第一待刻蚀区的刻蚀深度等于目标刻蚀深度时，第二次刻蚀完成，第一待刻蚀区和第二待刻蚀区形成图16所示的目标开口12。

在一种可能的示例中，上述目标开口12可以为位线接触窗，也就是说，本发明实施例的制备方法可以应用于存储器的位线接触窗的形成过程中，即同时对第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀后形成位线接触窗，第一待刻蚀区为部分有源区，第二待刻蚀区为部分浅沟槽隔离区(shallowtrenchisolation，简称sti)。

实施例二

参照图16，本发明实施例中的半导体结构包括基底10，基底10包括第一待刻蚀区和第二待刻蚀区。在一种可能的示例中，第一待刻蚀区如图16中a处所示，第二待刻蚀区如图16中b处所示。第二待刻蚀区围绕第一待刻蚀区且与第一待刻蚀区邻接，从而能够同时刻蚀第一待刻蚀区和第二待刻蚀区。

第一待刻蚀区和第二待刻蚀区的刻蚀速率不同，即第一待刻蚀区的刻蚀速率可以大于或者小于第二待刻蚀区的刻蚀速率。可以理解的是，第一待刻蚀区和第二待刻蚀区内可以为不同的材质，位于第一待刻蚀区的材质和位于第二待刻蚀区的材质的刻蚀速率不同。

继续参照图16，基底10中还形成有目标开口12，目标开口12通过同时对基底10的第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀形成，在至少两次刻蚀的过程中，前一次刻蚀完成后在第一待刻蚀区和第二待刻蚀区回填牺牲材料20，并在后一次刻蚀时去除部分牺牲材料20。

在前一次刻蚀完成后，第一待刻蚀区和第二待刻蚀区形成初始目标开口11，牺牲材料20可以通过化学气相沉积或物理气相沉积形成在第一待刻蚀区和第二待刻蚀区，牺牲材料20的刻蚀速率位于第一待刻蚀区的刻蚀速率和第二待刻蚀区的刻蚀速率之间。

在后一次刻蚀时，去除第一待刻蚀区和第二待刻蚀区的牺牲材料20，直至第一待刻蚀区或者第二待刻蚀区中暴露基底10，然后对剩余的牺牲材料20和基底10同时进行刻蚀，形成目标开口12。

在一种可能的示例中，第一待刻蚀区的刻蚀速率小于第二待刻蚀区的刻蚀速率，同时对基底10的第一待刻蚀区和第二待刻蚀区进行两次刻蚀形成目标开口12，牺牲材料20与第二待刻蚀区的材料相同。

如图16所示，第一待刻蚀区的刻蚀深度等于目标刻蚀深度a，第二待刻蚀区的刻蚀深度h满足如下关系式：

a＜h≤a×k+[a×(1-k)]×m；

其中，k为第一次刻蚀比例，0<k<1，m为第二待刻蚀区的刻蚀速率与第一待刻蚀区的刻蚀速率的比值。

需要说明的是，如图17所示，目标开口12可以为位线接触窗12，第一待刻蚀区可以为部分有源区101，其材质为硅，第二待刻蚀区可以为部分浅沟槽隔离区102，其材质可以为氧化硅，有源区101和浅沟槽隔离区102构成基底10。图16可以为图17中i-i方向的剖面图。形成位线接触窗口12之后，可在位线接触窗口内12形成位线接触结构，位线接触结构可用于连接位线(bitline，简称bl)。

需要说明的是，基底10上还可以形成有掩膜层30，掩膜层30形成有与位线接触窗相对应的掩膜开口31，掩膜层30的材质可以为氮化硅。

回填牺牲材料20时，牺牲材料20填满掩膜开口31和初始目标开口11，且覆盖掩膜层30，回填牺牲材料20后，可以对牺牲材料20进行平坦化处理，以使牺牲材料20与掩膜层30平齐，便于后续刻蚀。

本发明实施例提供的半导体结构包括基底10，基底10中的目标开口12通过同时对基底10的第一待刻蚀区和第二待刻蚀区进行至少两次刻蚀形成，由于第一待刻蚀区和第二待刻蚀区的刻蚀速率不同，前一次刻蚀完成后，第一待刻蚀区的刻蚀深度和第二待刻蚀区的刻蚀深度不同，通过在第一待刻蚀区和第二待刻蚀区回填牺牲材料20，以减小第一待刻蚀区和第二待刻蚀区的刻蚀深度的差值，在后一次刻蚀时去除部分牺牲材料20，以继续对具有不同刻蚀速率的第一待刻蚀区和第二待刻蚀区进行刻蚀。相较于相关技术中一次刻蚀到目标刻蚀深度，本发明实施例中，第一待刻蚀区和第二待刻蚀区的高度差经回填后可以消除部分，可以降低第一待刻蚀区和第二待刻蚀区的最终高度差值，从而可以减小第一待刻蚀区或者第二待刻蚀区刻穿的可能性，进而提高半导体结构的成品率。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的系统或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。

在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。