铁电存储器器件及其形成方法与流程

1.本发明的实施例涉及铁电存储器器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层，以及使用光刻和蚀刻技术图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。
3.半导体工业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。


技术实现要素：

4.本发明的实施例提供了一种铁电存储器器件，包括：多层堆叠件，设置在衬底上并且包括交替堆叠的多个导电层和多个介电层；沟道层，穿透所述多个导电层和所述多个介电层；铁电层，设置在所述沟道层与所述多个导电层和所述多个介电层之间；以及多个除氧层，沿着所述多个导电层的侧壁设置，其中，所述多个除氧层将所述铁电层与所述多个导电层横向分隔开。
5.本发明的另一实施例提供了一种铁电存储器器件，包括：多层堆叠件，设置在衬底上并且包括交替堆叠的多个栅电极层和多个介电层；多个介电柱，设置在所述衬底上并且穿透所述多层堆叠件；氧化物半导体层，包括第一金属元素，并且设置在所述多层堆叠件与每个所述介电柱之间；铁电层，设置在所述氧化物半导体层和所述多层堆叠件之间；以及多个除氧层，包括第二金属元素，并且所述多个除氧层中的一个设置在所述铁电层与所述多个栅电极层中的每个之间。
6.本发明的又一实施例提供了一种形成铁电存储器器件的方法，包括：在衬底上形成多层堆叠件，其中，所述多层堆叠件包括交替堆叠的多个介电层和多个导电层，并且具有穿透所述多个介电层和所述多个导电层的沟槽；使由所述沟槽的侧壁暴露的所述多个导电层凹进，并且因此形成多个凹槽，所述多个凹槽中的一个形成在两个相邻的介电层之间；在所述多个凹槽内分别形成多个除氧层；在所述沟槽的所述侧壁上形成铁电层，其中，所述铁电层覆盖所述除氧层的侧壁和所述介电层的侧壁；以及在所述铁电层上形成沟道层。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a、图1b和图1c示出了根据一些实施例的铁电存储器器件的简化立体图、电路图和顶视图。
9.图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22、图23、图24、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a、图29b、图30a、图30b、图30c、图30d、图30e、图30f、图30g、图30h和图30i示出了根据一些实施例的制造铁电存储器器件的变化视图。
10.图31示出了根据一些实施例的形成铁电存储器器件的方法。
11.图32示出了根据一些实施例的铁电存储器器件的简化立体图。
12.图33示出了根据一些实施例的铁电存储器器件的简化立体图。
具体实施方式
13.以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
14.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
15.各个实施例提供了诸如3d存储器阵列的存储器器件。在一些实施例中，3d存储器阵列是包括多个垂直堆叠的存储器单元的铁电场效应晶体管(fefet)存储器电路。在一些实施例中，每个存储器单元被认为是fefet，fefet包括用作栅电极的字线区域、用作第一源极/漏极电极的位线区域以及用作第二源极/漏极电极的源极线区域、作为栅极电介质的铁电材料以及作为沟道区域的氧化物半导体(os)。在一些实施例中，每个存储器单元被认为是晶体管，例如，薄膜晶体管(tft)。
16.图1a、图1b和图1c示出了根据一些实施例的存储器阵列的示例。图1a以局部三维图示出了简化的铁电存储器器件200的部分的示例；图1b示出了铁电存储器器件200的电路图；并且图1c示出了根据一些实施例的铁电存储器器件200的顶视图。铁电存储器器件200包括多个存储器单元202，多个存储器单元202可以布置在行和列的网格中。存储器单元202还可以垂直堆叠以提供三维存储器阵列，从而增大器件密度。可以在半导体管芯的后段制程(beol)中设置铁电存储器器件200。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如在形成在半导体衬底上的一个或多个有源器件(例如，晶体管)之上。
17.在一些实施例中，铁电存储器器件200是诸如nor存储器阵列等的闪存阵列。在一些实施例中，每个存储器单元202的栅极电耦合至相应的字线(例如，导线72)，每个存储器单元202的第一源极/漏极区域电耦合至相应的位线(例如，导线116b)，并且每个存储器单元202的第二源极/漏极区域电耦合至相应的源极线(例如，导线116a)，该源极线将第二源
极/漏极区域接地。铁电存储器器件200的相同水平行中的存储器单元202可以共享公共字线，而铁电存储器器件200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。
18.铁电存储器器件200包括多条垂直堆叠的导线72(例如，字线)，在相邻的导线72之间设置有介电层52。导线72在与下面的衬底(在图1a和图1b中未明确示出)的主表面平行的方向上延伸。导线72可以具有阶梯配置，使得下部导线72比上部导线72更长并且横向延伸超出上部导线72的端点。例如，在图1a中，示出了导线72的多个堆叠层，其中最顶部的导线72最短，最底部的导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增大。以这种方式，可以从铁电存储器器件200之上访问每条导线72的部分，并且可以使导电接触件分别接触导线72的暴露部分。
19.铁电存储器器件200还包括交替布置的导电柱106(例如，电连接至位线)和导电柱108(例如，电连接至源极线)。导电柱106和108的每个可以在垂直于导线72的方向上延伸。介电材料98a/98b设置在导电柱106和导电柱108中的相邻导电柱之间并且将导电柱106和导电柱108中的相邻导电柱隔离。
20.成对的导电柱106和108以及相交的导线72限定每个存储器单元202的边界，并且隔离柱102设置在相邻的成对的导电柱106和108之间并且隔离相邻的成对的导电柱106和108。在一些实施例中，导电柱108电耦合至接地。虽然图1a示出了导电柱106相对于导电柱108的特定布置，但是应当理解，在其他实施例中可以交换导电柱106和108的布置。
21.在一些实施例中，铁电存储器器件200还可以包括作为沟道层92的氧化物半导体(os)材料。沟道层92可以为存储器单元202提供沟道区域。例如，当通过相应的导线72施加适当的电压(例如，高于相应存储器单元202的相应阈值电压(v
th
)时，沟道层92的与导线72相交的区域可以允许电流从导电柱106流向导电柱108(例如，在箭头206所示的方向上)。
22.在一些实施例中，铁电层90设置在沟道层92与导线72和介电层52中的每个之间，并且铁电层90可以用作每个存储器单元202的栅极电介质。在一些实施例中，铁电层90包括铁电材料，诸如氧化铪、氧化铪锆、硅掺杂氧化铪等。
23.铁电层90可以在两个不同方向中的一个上极化，并且可以通过在铁电层90两端施加适当的电压差并生成适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且铁电层90的连续区域可以跨多个存储器单元202延伸。取决于铁电层90的特定区域的极化方向，相应的存储器单元202的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当铁电层90的区域具有第一电极化方向时，相应的存储器单元202可以具有相对较低的阈值电压，并且当铁电层90的区域具有第二电极化方向时，相应的存储器单元202可以具有相对较高的阈值电压。两个阈值电压之间的差可以称为阈值电压偏移。较大的阈值电压偏移使读取存储在相应存储器单元202中的数字值更容易(例如，更不容易出错)。
24.在一些实施例中，由于在形成存储器阵列的不同阶段中的高温退火或热工艺，所以沟道层(例如，氧化物半导体层)和铁电层(例如，金属氧化物层)可能具有形成在它们之间的不期望的界面层(例如，富氧金属氧化物层)。在一些实施例中，界面层可以完全覆盖铁电层的面向沟道层的表面。这样的界面层的质量可能具有很多缺陷并且影响器件性能，例如，v
th
偏移和较低的耐久性。界面层中的氧可以被设置在铁电层90(例如，金属氧化物层)和
每条导线72(例如，金属层)之间的除氧层88吸收。除氧层88可以通过“直接清除机制”或“远程清除机制”吸收界面层中的氧，这将在下面详细描述，参见图30c和图30d。因此，可以实现无界面层的存储器器件，并且可以提高氧化物半导体表面沟道质量。
25.在一些实施例中，除氧层88可以覆盖导线72的侧壁。在一些这样的实施例中，除氧层88可以包括离散段，离散段通过介电层52彼此垂直地分隔开。在一些实施例中，离散段沿着相应导线72的相对侧壁设置。在一些实施例中，铁电层90可以连续和垂直地延伸超出除氧层的一个或多个离散段的上表面和下表面，同时除氧层88的离散段可以横向延伸超出导电柱106和108中的一个或多个的相对侧。
26.在这样的实施例中，为了对存储器单元202执行写入操作，在铁电层90的与存储器单元202对应的部分上施加写入电压。在一些实施例中，例如，通过向相应的导线72(例如，字线)和相应的导电柱106/108(例如，位线/源极线)施加适当的电压来施加写入电压。在这样的实施例中，导线72配置为用作栅电极层。通过在铁电层90的该部分上施加写入电压，可以改变铁电层90的区域的极化方向。结果，相应存储器单元202的相应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且可以将数字值存储在存储器单元202中。因为导线72与导电柱106和108相交，可以选择单独的存储器单元202用于写入操作。
27.在这样的实施例中，为了对存储器单元202执行读取操作，将读取电压(低阈值电压和高阈值电压之间的电压)施加至相应的导线72(例如，字线)。取决于铁电层90的相应区域的极化方向，存储器单元202可以导通或可以不导通。结果，导电柱106可以通过导电柱108(例如，耦合至接地的源极线)放电或可以不通过导电柱108放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导电柱106和108相交，所以可以选择单独的存储器单元202用于读取操作。
28.图1a还示出了在后面的图中使用的铁电存储器器件200的参考横截面。横截面b
‑
b’沿着导线72的纵轴并且在例如平行于存储器单元202的电流流动方向的方向上。横截面c
‑
c’垂直于横截面b
‑
b’并且延伸穿过介电材料98a/98b和隔离柱102。横截面d
‑
d’垂直于横截面b
‑
b’并且延伸穿过介电材料98a/98b和导电柱106。为了清楚起见，后续附图参考这些参考横截面。
29.在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(soi)衬底等，半导体衬底可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是集成电路管芯，诸如逻辑管芯、存储器管芯、asic管芯等。衬底50可以是互补金属氧化物半导体(cmos)管芯，并且可以称为阵列下cmos(cua)。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
30.图2还示出了可以在衬底50上方形成的电路。该电路包括位于衬底50的顶面处的晶体管。晶体管可以包括位于衬底50的顶面上方的栅极介电层302和位于栅极介电层302上方的栅电极304。源极/漏极区域306设置在栅极介电层302和栅电极304的相对侧上的衬底50中。栅极间隔件308沿着栅极介电层302的侧壁形成，并且将源极/漏极区域306与栅电极
304分隔开适当的横向距离。晶体管可以包括鳍式场效应晶体管(finfet)、纳米结构(例如，纳米片、纳米线、全环栅等)fet(纳米fet)、平面fet等或它们的组合，并且可以通过先栅极工艺或后栅极工艺形成。
31.第一层间电介质(ild)310围绕并且隔离源极/漏极区域306、栅极介电层302和栅电极304，并且第二ild 312位于第一ild 310上方。源极/漏极接触件314延伸穿过第二ild 312和第一ild 310，并且电耦合至源极/漏极区域306。栅极接触件316延伸穿过第二ild 312，并且电耦合至栅电极304。互连结构320位于第二ild 312、源极/漏极接触件314和栅极接触件316上方。例如，互连结构320包括一个或多个堆叠的介电层324以及形成在一个或多个介电层324中的导电部件322。互连结构320可以电连接至栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的部分。
32.在图3中，在图2的结构上方形成多层堆叠件58。为了简单和清楚起见，可以从后续附图中省略衬底50、晶体管、ild和互连结构320。虽然多层堆叠件58示出为与互连结构320的介电层324接触，但是可以在衬底50和多层堆叠件58之间设置任意数量的中间层。例如，可以在衬底50和多层堆叠件58之间设置一个或多个互连层，一个或多个互连层包括位于绝缘层(例如，低k介电层)中的导电部件。在一些实施例中，可以图案化导电部件以为衬底50上的有源器件和/或铁电存储器器件200(见图1a和图1b)提供电源线、接地线和/或信号线。在一些实施例中，可以在多层堆叠件58上方设置包括位于绝缘层(例如，低k介电层)中的导电部件的一个或多个互连层。
33.在图3中，多层堆叠件58包括牺牲层53a
‑
53d(统称为牺牲层53)和介电层52a
‑
52e(统称为介电层52)的交替层。牺牲层53可以被图案化并且在随后的阶段中被替换以限定导线72(例如，字线)。牺牲层53可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。牺牲层53和介电层52包括具有不同蚀刻选择性的不同材料。在一些实施例中，牺牲层53包括氮化硅，并且介电层52包括氧化硅。牺牲层53和介电层52中的每个可以使用例如化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)等形成。
34.虽然图3示出了特定数量的牺牲层53和介电层52，但是其他实施例可以包括不同数量的牺牲层53和介电层52。此外，虽然多层堆叠件58示出为具有作为最顶层和最底层的介电层，但是本发明不限于此。在一些实施例中，多层堆叠件58的最顶层和最底层中的至少一层是牺牲层。
35.图4至图12是根据一些实施例的在制造铁电存储器器件200的阶梯结构中的中间阶段的视图。沿着图1a所示的参考横截面b
‑
b’示出图4至图12。
36.在图4中，在多层堆叠件58上方形成光刻胶56。在一些实施例中，通过旋涂技术形成光刻胶56，并且通过可接受的光刻技术图案化光刻胶56。图案化光刻胶56可以暴露区域60中的多层堆叠件58，同时掩蔽多层堆叠件58的剩余部分。例如，在区域60中可以暴露多层堆叠件58的最顶层(例如，介电层52e)。
37.在图5中，使用光刻胶56作为掩模来蚀刻区域60中的多层堆叠件58的暴露部分。蚀
刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如，反应离子蚀刻(rie)、中性束蚀刻(nbe)等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。蚀刻可以去除区域60中的介电层52e和牺牲层53d的部分并且限定开口61。由于介电层52e和牺牲层53d具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，牺牲层53d在蚀刻介电层52e时用作蚀刻停止层，并且介电层52d在蚀刻牺牲层53d时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的剩余层的情况下选择性地去除介电层52e和牺牲层53d的部分，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用时间模式蚀刻工艺来停止对开口61的蚀刻。在所得的结构中，介电层52d在区域60中暴露。
38.在图6中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻的可接受的去除技术修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且区域60和区域62中的多层堆叠件58的部分可以暴露。例如，介电层52d的顶面可以在区域60中暴露，并且介电层52e的顶面可以在区域62中暴露。
39.在图7中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60和区域62中的介电层52e、牺牲层53d、介电层52d和牺牲层53c的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为牺牲层53d和53c以及介电层52e和52d具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，通过使用光刻胶56作为掩模并且使用下面的牺牲层53d和53c作为蚀刻停止层来去除区域62和60中的介电层52e和52d的部分。此后，通过使用光刻胶56作为掩模并且使用下面的介电层52d和52c作为蚀刻停止层来去除区域62和60中的牺牲层53d和53c的暴露部分。在所得的结构中，介电层52c在区域60中暴露，并且介电层52d在区域62中暴露。
40.在图8中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻的可接受的去除技术修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60、区域62和区域64中的多层堆叠件58的部分。例如，介电层52c的顶面可以在区域60中暴露；介电层52c的表面可以在区域60中暴露；介电层52d的顶面可以在区域62中暴露；并且介电层52e的顶面可以在区域64中暴露。
41.在图9中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60、区域62和区域64中的介电层52e、52d和52c和牺牲层53d、53c和53b的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。由于介电层52c
‑
52e和牺牲层53b
‑
53d具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，通过使用光刻胶56作为掩模并且使用下面的牺牲层53d、53c和53b作为蚀刻停止层来去除区域64、62和60中的介电层52e、52d和52c的部分。此后，通过使用光刻胶56作为掩模并且使用下面的介电层52d、52c和52b作为蚀刻停止层来去除区域64、62和60中的牺牲层53d、53c和53b的暴露部分。在所得结构中，介电层52b在区域60中暴露；介电层52c在区域62中暴露；并且介电层52d在区域64中暴露。
42.在图10中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻的可接受的去除技术修整光刻胶56。作为修整的结果，光刻胶56的宽度
减小，并且可以暴露区域60、区域62、区域64和区域66中的多层堆叠件58的部分。例如，介电层52b的顶面可以在区域60中暴露；介电层52c的顶面可以在区域62中暴露；并且介电层52d的顶面可以在区域64中暴露；并且介电层52e的顶面可以在区域66中暴露。
43.在图11中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺去除区域60、区域62、区域64和区域66中的介电层52e、52d、52c和52b的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。在一些实施例中，通过使用光刻胶56作为掩模并且使用下面的牺牲层53d、53c、53b和53a作为蚀刻停止层去除区域66、64、62和60中的介电层52e、52d、52c和52b的部分。在所得到的结构中，牺牲层53a在区域60中暴露；牺牲层53b在区域62中暴露；牺牲层53c在区域64中暴露；并且牺牲层53d在区域66中暴露。之后，可以通过可接受的灰化或湿剥离工艺去除光刻胶56。
44.在图12中，金属间电介质(imd)70沉积在多层堆叠件58上方。imd70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如cvd、pecvd、可流动cvd(fcvd)等。介电材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。在一些实施例中，imd 70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、它们的组合等。可以使用通过任何可接受的工艺形成的其他介电材料。imd 70沿着牺牲层53b
‑
53d的侧壁和介电层52b
‑
52e的侧壁延伸。此外，imd 70可以接触牺牲层53a
‑
53d和介电层52e的顶面。
45.此后，将去除工艺施加至imd 70，以去除多层堆叠件58上方的多余介电材料。在一些实施例中，去除工艺可以是平坦化工艺，诸如化学机械抛光(cmp)、蚀刻工艺、它们的组合等。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58和imd 70的顶面是齐平的。
46.如图12所示，因此形成中间的体阶梯结构。中间阶梯结构包括牺牲层53和介电层52的交替层。随后，牺牲层53被导线72替换，这将在图16a和图16b中详细描述。下部导线72更长，并且横向延伸超出上部导线72，并且每条导线72的宽度在朝向衬底50的方向上增大(见图1a)。
47.图13至图16b是根据一些实施例的铁电存储器器件200的存储器区域的制造中的中间阶段的视图。在图13至图16b中，图案化体多层堆叠件58以形成穿过多层堆叠件58的沟槽86，并且用导电材料替换牺牲层53以限定导线72。导线72可以对应于铁电存储器器件200中的字线，并且导线72还可以为铁电存储器器件200的所得存储器单元提供栅电极。沿着图1a所示的参考截面c
‑
c’示出图13、图14、图15b和图16b。图15a和图16a以局部三维图示出。
48.在图13中，在多层堆叠件58上方形成光刻胶图案82和下面的硬掩模图案80。在一些实施例中，在多层堆叠件58上方依次形成硬掩模层和光刻胶层。硬掩模层可以包括可以通过cvd、pvd、ald、pecvd等沉积的例如氮化硅、氮氧化硅等。例如，通过旋涂技术形成光刻胶层。
49.此后，图案化光刻胶层以形成光刻胶图案82和光刻胶图案82之间的沟槽86。例如，通过可接受的光刻技术图案化光刻胶。然后，通过使用可接受的蚀刻工艺，诸如通过干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合，将光刻胶图案82的图案转移至硬掩模层以形成硬掩模图案80。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模层的沟槽86。此后，例
如，可以可选地通过灰化工艺去除光刻胶图案82。
50.在图14至图15b中，使用一个或多个可接受的蚀刻工艺，诸如通过干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合，将硬掩模图案80的图案转移至多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过体多层堆叠件58，并且因此限定了条形牺牲层53和条形介电层52。在一些实施例中，沟槽86延伸穿过体阶梯结构，并且因此限定了条形阶梯结构。然后可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等的可接受的工艺来去除硬掩模图案80。
51.在图16a至图16b中，牺牲层53a
‑
53d(统称为牺牲层53)由导线72a
‑
72d(统称为导线72)替换。在一些实施例中，通过诸如湿蚀刻工艺、干蚀刻工艺或两者的可接受的工艺来去除牺牲层53。此后，将导线72填充到相邻介电层52之间的空间中。在一些实施例中，每条导线72由单一材料制成。例如，导线72包括金属氮化物，诸如氮化钛(tin)、氮化钽(tan)、氮化钼、氮化锆、氮化铪等。在其他实施例中，每条导线72包括不同的材料。例如，每条导线72包括两个衬垫(例如，ti、tin、ta、tan等)和位于衬垫之间的金属层(例如、w、ru、co、cu、al、ni、au、ag等)，并且衬垫中的一个位于金属层和相邻的介电层之间。在一些实施例中，导电材料形成在多层堆叠件58的侧壁上的相邻介电层52之间的水平开口中，并且填充沟槽86。可以通过诸如cvd、pvd、ald、pecvd等的可接受的沉积工艺来形成导电材料。之后，通过回蚀刻工艺去除沟槽86中的导电材料。可以执行可接受的回蚀刻工艺以从介电层52的侧壁和沟槽86的底面去除多余的材料。可接受的回蚀刻工艺包括干蚀刻(例如，rie、nbe等)、湿蚀刻等或它们的组合。可接受的回蚀刻工艺可以是各向异性的。
52.在一些实施例中，在替换工艺之后，条形阶梯结构的牺牲层53随后被导线72替换(见图1a)。
53.图17a至图19b示出了在多层堆叠件58的导线72的侧壁上形成除氧层88。图17a、图18a和图19a以局部三维图示出。在图17b、图18b和图19b中，沿着图1a的线c
‑
c’提供截面图。
54.在图17a和图17b中，使多层堆叠件58的导线72凹进，使得在两个相邻的介电层52之间形成凹槽87。凹槽87连接至(例如，在空间上连通)相应的沟槽86。具体地，相对于由沟槽86暴露的介电层52的端部，导线72的端部凹进约1
‑
10nm。在一些实施例中，通过使用诸如横向蚀刻的可接受的去除技术来修整多层堆叠件58的导线72。蚀刻可以包括干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。在一些实施例中，凹进工艺包括包含cf4、o2、ar或它们的组合的蚀刻气体、约100至1000sccm的气体流量、50至500w的功率以及约0.1至700托的室压力。在凹进工艺之后，多层堆叠件58具有弯曲的侧壁。具体地，介电层52的端部从剩余导线72的端部突出。
55.在图18a和图19b中，在每个凹槽87内形成除氧层88。这里，本发明的除氧层配置为防止在氧化物半导体沟道层和铁电层之间生成不期望的界面层。在一些示例中，本发明的除氧层也称为“吸氧层”、“氧俘获层”或“氧吸收层”。除氧层88可以从不期望的界面层吸收氧，并因此通过“直接清除机制”或“远程清除机制”减轻不期望的界面层中的不期望的氧，这将在下面详细描述，见图30c和图30d。在一些实施例中，在直接清除机制中，除氧层88包括hf、la、al或它们的组合。在其他实施例中，在远程清除机制中，除氧层88包括tisin(tsn)、tial、ti或它们的组合。
56.在一些实施例中，除氧层88共形并且连续地形成在多层堆叠件58的顶部和侧壁
上。具体地，除氧层88沿着导线72和介电层52的侧壁共形地沉积在沟槽86中，并且沿着介电层52e的顶面和沟槽86的底面填充凹槽87。在一些实施例中，形成除氧层88的方法包括执行适当的沉积技术，诸如cvd、pvd、ald、pecvd等。
57.在一些实施例中，除氧层88具有约1
‑
10nm的厚度。其他厚度范围(例如，大于10nm)可以是适用的。在一些实施例中，除氧层88是单层。在可选实施例中，除氧层88具有多层结构。例如，除氧层88包括与相应的导线72接触的内部除氧层(例如，hf、la、al)和位于内部除氧层外侧的外部除氧层(例如，tisin、tial、ti)。多层结构可以通过不同方式(例如，通过将氧直接清除到除氧层88中以及通过间接清除到相邻层中)来清除氧，从而可以增加氧清除。
58.在图19a和图19b中，对连续除氧层88执行回蚀刻工艺。可以执行可接受的回蚀刻工艺以从介电层52的侧壁和/或沟槽86的底面去除多余的材料。可接受的回蚀刻工艺包括干蚀刻(例如，rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。在一些实施例中，回蚀刻工艺包括包含cf4、o2、ar或它们的组合的蚀刻气体、约100至1000sccm的气体流量、50至500w的功率以及约0.1至700托的室压力。
59.在回蚀刻工艺之后，图18b的连续除氧层在图19b中被分成多个单独的或离散的除氧层88。单独的除氧层88分别嵌入凹槽87中。在一些实施例中，单独的除氧层88称为不连续的除氧层，并且除氧层的部分分别嵌入凹槽87中。在一些实施例中，如图19b的左上方的局部放大图所示，每个除氧层88a的侧壁与相邻的介电层52的侧壁基本齐平。在一些实施例中，如在图19b的右上方的局部放大图所示，每个除氧层88b的侧壁从相邻的介电层52的侧壁稍微凹进非零距离d。非零距离d例如在约1
‑
5nm的范围内。在一些附加的实施例中(未示出)，除氧层88可以沿着相应的单独的除氧层88的顶面和底面(例如，沿着与介电层52接触的单独的除氧层88的表面)具有比垂直位于顶面和底面之间更大的厚度。
60.图20a至图25b示出了在沟槽86中形成和图案化用于存储器单元202(见图1a)的沟道区域。图20a、图21a和图25a以局部三维图示出。在图20b、图21b、图22、图23、图24和图25b中，沿着图1a的线c
‑
c’提供截面图。
61.在一些实施例中，图18b的除氧层还形成在imd 70上并且沿着每个条形阶梯结构的侧壁形成，并且还对阶梯区域中的除氧层执行图19b的回蚀刻工艺。因此，如图1a所示，阶梯结构的每个导电阶梯包括导线72和位于导线72旁边的两个除氧层88。
62.在图20a至图23中，铁电层90、沟道层92和介电材料98a沉积在沟槽86中。
63.在图20a和图20b中，铁电层90可以沿着介电层52和除氧层88的侧壁、沿着介电层52e的顶面以及沿着沟槽86的底面共形地沉积在沟槽86中。在一些实施例中，铁电层90还可以沉积在imd 70上并且沿着阶梯区域中的阶梯结构的每个台阶的侧壁沉积。铁电层90可以包括能够通过在铁电层90上施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，铁电层90包括高k介电材料，诸如铪(hf)基介电材料等。在一些实施例中，铁电层90包括氧化铪、氧化铪锆、硅掺杂氧化铪等。
64.在一些实施例中，铁电层90可以包括钛酸钡(batio3)、钛酸铅(pbtio3)、氧化铅锆(pbzro3)、铌酸锂(linbo3)、铌酸钠(nanbo3)、铌酸钾(knbo3)、钽酸钾(ktao3)、氧化铋钪(bisco3)、氧化铁铋(bifeo3)、氧化铪铒((hf1‑
x
er
x
o)、氧化铪镧(hf1‑
x
la
x
o)、氧化铪钇(hf1‑
x
y
x
o)、氧化铪钆(hf1‑
x
gd
x
o)、氧化铪铝(hf1‑
x
al
x
o)、氧化铪锆(hf1‑
x
zr
x
o，hzo)、氧化铪钛(hf1‑
x
ti
x
o)、氧化铪钽(hf1‑
x
ta
x
o)等。具体地，铁电层90包括hfzro、hfalo、hflao、hfceo、
hfo、hfgdo、hfsio或它们的组合。在一些实施例中，形成铁电层90的方法包括执行适当的沉积技术，诸如cvd、pecvd、金属氧化物化学气相沉积(mocvd)、ald、rpald、peald、mbd等。
65.在一些实施例中，铁电层90具有约1
‑
20nm的厚度，诸如5
‑
10nm。其他厚度范围(例如，大于20nm或5
‑
15nm)可以是适用的。在一些实施例中，铁电层90与除氧层88的厚度比在约1：1至20：1的范围内。在一些实施例中，铁电层90以完全非晶态形成。在可选实施例中，铁电层90以部分结晶态形成；即，铁电层90以混合的结晶
‑
非晶态形成并且具有一定程度的结构顺序。在又一可选实施例中，铁电层90以完全结晶态形成。在一些实施例中，铁电层90是单层。在可选实施例中，铁电层90具有多层结构。
66.在一些实施例中，如图20b的左上方的局部放大图所示，铁电层90a共形地形成在多层堆叠件58的侧壁上，因此具有基本平滑的侧壁轮廓。在一些实施例中，铁电层90a的靠近除氧层88a和远离除氧层88a的相对表面是基本上笔直的，如图20b的左上方的局部放大图所示。
67.在一些实施例中，如图20b的右上方的局部放大图所示，铁电层90b共形地形成在多层堆叠件58的侧壁上，因此具有不平坦和波浪形的侧壁轮廓。在一些实施例中，铁电层90b的靠近除氧层88b和远离除氧层88b的相对表面是不平坦且呈波浪形的，如图20b的右上方的局部放大图所示。在一些实施例中(未示出)，铁电层90b的靠近除氧层88b的表面是波浪形的，而铁电层90b的远离除氧层88b的表面是基本笔直的。
68.此后，对铁电层90执行退火工艺91。在包含n2、h2、ar或它们的组合的环境中，退火工艺91的温度范围在约350℃至约450℃(例如400℃)的范围内，以使铁电层90达到期望的晶格结构。在一些实施例中，在退火工艺91之后，铁电层90从非晶态转变为部分或完全结晶态。在可选实施例中，在退火之后，铁电层90从部分结晶态转变为完全结晶态。
69.在图21a和图21b中，沟道层92共形沉积在铁电层90上方的沟槽86中。沟道层92包括适合于为存储器单元202(见图1a)提供沟道区域的材料。例如，沟道层92包括氧化物半导体(os)，诸如氧化锌(zno)、氧化铟钨(inwo)、氧化铟镓锌(ingazno，igzo)、氧化铟锌(inzno)、氧化铟锡(ito)、它们的组合等。可以通过cvd、pvd、ald、pecvd等沉积沟道层92。沟道层92可以沿着铁电层90上方的沟槽86的侧壁和底面延伸。在一些实施例中，沟道层92还可以沉积在imd 70上并且沿着阶梯区域中的阶梯结构的每个台阶的侧壁沉积。
70.在沉积沟道层92之后，对沟道层92执行退火工艺93。在一些实施例中，在氧相关环境中，在约300℃至约450℃的温度下执行退火工艺93，以激活沟道层92的电荷载流子。
71.在图22中，介电材料98a沉积在沟道层92上方的沟槽86中。在一些实施例中，介电材料98a包括可以通过cvd、pvd、ald、pecvd等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料98a可以沿着沟槽86的侧壁和底面在沟道层92上方延伸。在一些实施例中，介电材料98a是可选的，并且可以根据需要省略。
72.在图23中，在沟槽86中去除介电材料98a和沟道层92的底部。去除工艺包括可接受的蚀刻工艺，诸如干蚀刻(例如rie、nbe等)、湿蚀刻等或它们的组合。蚀刻可以是各向异性的。在一些实施例中，从多层堆叠件58去除介电材料98a和沟道层92的顶部。在一些实施例中，去除工艺包括光刻和蚀刻的组合。
73.因此，剩余的介电材料98a和沟道层92可以暴露沟槽86的底面上的铁电层90的部分。因此，沟槽86的相对侧壁上的沟道层92的部分可以彼此分隔开，这改善了存储器阵列
200(见图1a)的存储器单元202之间的隔离。
74.在图24中，沉积介电材料98b以完全填充沟槽86。介电材料98b可以由一种或多种材料形成，并且可以通过与介电材料98a相同或类似的工艺来形成。在一些实施例中，介电材料98a和介电材料98b可以通过相同的工艺(例如，单个工艺)形成。在其他实施例中，介电材料98a和介电材料98b可以通过单独的工艺形成。在一些实施例中，介电材料98b和介电材料98a包括不同的材料。在一些实施例中，介电材料98b和介电材料98a包括一种或多种相同的材料。
75.在图25a和图25b中，将去除工艺施加至介电材料98a/98b、沟道层92和铁电层90，以去除多层堆叠件58上方的多余材料。在一些实施例中，可以利用诸如cmp的平坦化工艺、回蚀刻工艺、它们的组合等。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58(例如，介电层52e)、铁电层90、沟道层92、介电材料98a/98b和imd 70的顶面是齐平的。
76.图26a至图29b示出了在铁电存储器器件200中制造导电柱106和108(例如，源极/漏极柱)的中间阶段。导电柱106和108可以沿着垂直于导线72的方向延伸，使得铁电存储器器件200的各个单元可以被选择用于读取和写入操作。图26a、图27a、图28a和图29a以局部三维图示出。在图26b和图27b中，沿着图1a的线c
‑
c’提供截面图。在图28b和图29b中，沿着图1a的线d
‑
d’提供截面图。
77.在图26a和图26b中，穿过沟道层92和介电材料98a/98b图案化沟槽100。例如，可以通过光刻和蚀刻的组合来图案化沟槽100。沟槽100可以设置在铁电层90的相对的侧壁之间，并且沟槽100可以在物理上分隔开铁电存储器器件200中的存储器单元的相邻堆叠件(见图1a)。
78.在图27a和图27b中，隔离柱102形成在沟槽100中。在一些实施例中，隔离层沉积在填充在沟槽100中的多层堆叠件58上方。隔离层可以包括例如可以通过cvd、pvd、ald、pecvd等沉积的氧化硅、氮化硅、氧氮化硅等。隔离层可以在沟道层92上方沿着沟槽100的侧壁和底面延伸。在沉积之后，可以执行平坦化工艺(例如，cmp、回蚀刻等)以去除隔离层的多余部分。在所得的结构中，多层堆叠件58(例如，介电层52e)、铁电层90、沟道层92和隔离柱102的顶面可以基本上是齐平的(例如，在工艺变化内)。在一些实施例中，可以选择介电材料98a/98b和隔离柱102的材料，使得它们可以相对于彼此选择性地被蚀刻。例如，在一些实施例中，介电材料98a/98b包括氧化物，并且隔离柱102包括氮化物。在一些实施例中，介电材料98a/98b包括氮化物，并且隔离柱102包括氧化物。其他材料也是可以的。
79.在图28a和图28b中，为随后形成的导电柱106和108限定沟槽104。例如，通过光刻和蚀刻的组合，通过图案化介电材料98a/98b来形成沟槽104。在一些实施例中，如图28a所示，在多层堆叠件58、介电材料98a/98b、隔离柱102、沟道层92和铁电层90上方形成光刻胶118。在一些实施例中，通过可接受的光刻技术图案化光刻胶118以限定开口120。每个开口120可以暴露相应的隔离柱102和隔离柱102旁边的介电材料98a/98b的两个单独的区域。以这种方式，每个开口120可以限定由隔离柱102分隔开的导电柱106和相邻的导电柱108的图案。
80.随后，可以通过可接受的蚀刻工艺，诸如通过干蚀刻(例如，rie、nbe等)、湿蚀刻等或它们的组合来去除介电材料98a/98b的由开口120暴露的部分。蚀刻可以是各向异性的。
蚀刻工艺可以使用在不显著蚀刻隔离柱102的情况下蚀刻介电材料98a/98b的蚀刻剂。结果，即使开口120暴露出隔离柱102，隔离柱102也不会被显著去除。沟槽104的图案可以对应于导电柱106和108(见图29a和图29b)。在图案化沟槽104之后，例如，可以通过灰化去除光刻胶118。
81.在图29a和图29b中，用导电材料填充沟槽104以形成导电柱106和108。导电材料可以包括可以使用例如cvd、ald、pvd、pecvd等形成的铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等。在沉积导电材料之后，可以执行平坦化(例如，cmp、回蚀刻等)以去除导电材料的多余部分，从而形成导电柱106和108。在所得结构中，多层堆叠件58(例如，介电层52e)、铁电层90、沟道层92、导电柱106和导电柱108的顶面可以基本上是齐平的(例如，在工艺变化内)。在一些实施例中，导电柱106对应于并电连接至存储器阵列中的位线，并且导电柱108对应于并电连接至铁电存储器器件200中的源极线。
82.因此，如图29a所示，可以在铁电存储器器件200中形成堆叠的存储器单元202。每个存储器单元202包括栅电极(例如，相应的导线72的部分)、栅极电介质(例如，相应的铁电层90的部分)、沟道区域(例如，相应的沟道层92的部分)以及源极/漏极柱(例如，相应的导电柱106和108的部分)。隔离柱102将相同列和相同垂直层级的相邻存储器单元202隔离。存储器单元202可以设置成垂直堆叠的行和列的阵列。
83.在图30a、图30b、图30g、图30h和图30i中，imd 74形成在多层堆叠件58(例如介电层52e)、铁电层90、沟道层92、导电柱106、导电柱108和imd 70的顶面上。分别在导线72、导电柱106和导电柱108上形成导电接触件110、112和114。图30a示出了铁电存储器器件200的立体图。图30b示出了沿着图1a的线d
‑
d’的器件的截面图。图30c至图30f示出了图30b的区域r1中的不同局部放大图。图30g示出了铁电存储器器件200的顶视图。图30h示出了沿着图30a的线e
‑
e’的截面图。图30i示出了沿着图1a的线b
‑
b’的器件的截面图。
84.imd 74可以由介电材料形成，并且可以通过诸如cvd、pecvd、可流动cvd(fcvd)等的任何适当方法来沉积。介电材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。在一些实施例中，imd 74可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、它们的组合等。可以使用通过任何可接受的工艺形成的其他介电材料。此后，将去除工艺施加至imd 74以去除多层堆叠件58上方的多余介电材料。在一些实施例中，去除工艺可以是平坦化工艺，诸如化学机械抛光(cmp)、回蚀刻工艺、它们的组合等。
85.在一些实施例中，导线72的阶梯形状可以在每条导线72上提供表面以使导电接触件110落在该表面上。在一些实施例中，形成导电接触件110可以包括例如使用光刻和蚀刻的组合在imd 74和imd 70中图案化开口以暴露导线72的部分。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未示出)以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以包括铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如cmp的平坦化工艺以从imd 74的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成导电接触件110。
86.还如图30a的立体图所示，也可以分别在导电柱106和导电柱108上制作导电接触件112和114。导电接触件112、114和110可以分别电连接至导线116a、116b和116c，导线116a、116b和116c将存储器阵列连接至下面/上面的电路(例如，控制电路)和/或半导体管芯中的信号线、电源线和接地线。例如，如图30h所示，导电接触件110可以延伸穿过imd74和
imd 70，以将导线116c电连接至导线72和下面的位于衬底上的有源器件。可以穿过imd 74形成其他导电接触件或通孔，以将导线116a和116b电连接至下面的位于衬底上的有源器件。其他导电接触件或通孔可以延伸穿过铁电存储器器件200，诸如穿过隔离柱102和铁电层90，并且这样的导电接触件或通孔可以电耦合至下面的导电部件，诸如互连结构320的导电部件322。在可选实施例中，除互连结构320之外或替换互连结构320，可以通过形成在铁电存储器器件200上方的互连结构来提供至存储器阵列和从存储器阵列的布线和/或电源线。因此，可以完成铁电存储器器件200。
87.图30c至图30d示出了图30b的区域r1的局部放大图，以便描述除氧层88与相邻元件的关系。
88.在一些实施例中，如图30c所示，当除氧层88包括hf、la、al或它们的组合时，除氧层88可以通过“直接清除机制”从不期望的界面层吸收氧。具体地，在高k铁电体层90中，除氧层88中的金属元素m和铁电层90与沟道层92之间的界面处的氧元素o结合/反应。换句话说，铁电层90和沟道层92之间的界面处的氧可以由高k层吸收并因此被消除(直接清除)。
89.在其他实施例中，如图30d所示，当除氧层88包括tisin(tsn)、tial、ti或它们的组合时，除氧层88可以通过“远程清除机制”从不期望的界面层吸收氧。具体地，铁电层90与沟道层92之间的界面处的氧元素o由覆盖导线72的除氧层88清除。换句话说，铁电层90与沟道层92之间的界面处的氧可以由覆盖的或掺杂的栅电极吸收并因此清除(远程清除)。在一些示例中，除氧层88被认为是相应的栅电极(例如，导线72)的部分。
90.在一些实施例中，如图30c和图30d所示，除氧层88的厚度th1为约1至10nm，铁电层90的厚度th2为约1至20nm，并且沟道层92的厚度th3为约1至20nm。在一些实施例中，铁电层90与多个除氧层88中的每个的厚度比为约1∶1至20∶1。在一些实施例中，沟道层92与多个除氧层88中的每个的厚度比为约1：1至约20：1。
91.从另一个角度来看，可以根据分别来自沟道层92和除氧层88的两种金属元素之间的吉布(gibb)自由能变化来选择本发明的除氧层88。例如，in2o3(约
‑
117kcal/gfw)、ga2o3(约
‑
145kcal/gfw)或zno(约
‑
145kcal/gfw)在400℃处的吉布自由能大于al2o3(约
‑
234kcal/gfw)或hfo(约
‑
238kcal/gfw)在400℃处的吉布自由能。吉布自由能表示基于热力学的金属元素同时氧化的程度。吉布自由能越小，金属元素的同时氧化就越容易发生。例如，in2o3在400℃处的吉布自由能(约
‑
117kcal/gfw)大于hfo在400℃处的吉布自由能(约
‑
238kcal/gfw)，因此hfo和in2o3之间的吉布自由能为负，表明hf是用于从沟道层92去除氧化物元素的合适的清除元素。
92.在图30c和图30d的实施例中，存储器器件的存储器单元形成为无界面层的器件。然而，本发明不限于此。在其他实施例中，如图30e和图30f所示，存储器器件的至少一个存储器单元形成为在沟道层92和铁电层90之间具有非常薄的界面层il。本发明的具有除氧层的存储器器件的界面层il比不具有除氧层的常规器件的常规界面层薄得多。在一些实施例中，界面层il具有在约1至5nm的范围内的厚度th4。
93.虽然图1a至图30i的实施例示出了导电柱106和108的特定图案，但是其他配置也是可以的。例如，在这些实施例中，导电柱106和108具有交错的图案。然而，在其他实施例中，在阵列的同一行中的导电柱106和108彼此都对准，如图32的铁电存储器器件200a所示。
94.图31示出了根据一些实施例的形成铁电存储器器件的方法。虽然该方法被示出
和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示出的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，可以将示出的动作或事件细分为多个动作或事件，多个动作或事件可以在单独的时间执行或与其他动作或子动作同时地执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
95.在动作400处，在衬底上形成多层堆叠件。多层堆叠件包括交替堆叠的多个介电层和多个导电层，并具有穿透多个介电层和多个导电层的沟槽。图13至图16b示出了对应于动作400的一些实施例的变化视图。
96.在动作402处，使由沟槽的侧壁暴露的多个导电层凹进并且因此形成多个凹槽，并且在两个相邻的介电层之间形成多个凹槽中的一个。在一些实施例中，使介电层凹进包括执行蚀刻工艺，诸如横向蚀刻工艺。图17a至图17b示出了对应于动作402的一些实施例的变化视图。
97.在动作404处，分别在多个凹槽内形成多个除氧层。在一些实施例中，形成除氧层的方法包括在多层堆叠件的侧壁上共形且连续地形成除氧材料，并且除氧材料填充在凹槽中。此后，对除氧材料执行回蚀刻工艺以去除多层堆叠件的介电层的侧壁上的除氧材料的部分。图18a至图19b示出了对应于动作404的一些实施例的变化视图。
98.在动作406处，在沟槽的侧壁上形成铁电层，其中，铁电层覆盖除氧层的侧壁和介电层的侧壁。图20a至图20b示出了对应于动作406的一些实施例的变化视图。
99.在动作408处，对铁电层执行第一退火工艺。在一些实施例中，第一退火工艺的温度范围在从约350℃至约450℃的范围内(例如400℃)，以实现除氧层期望的晶格结构。图20a至图20b示出了对应于动作408的一些实施例的变化视图。
100.在动作410处，在铁电层上形成沟道层。图21a至图21b示出了对应于动作408的一些实施例的变化视图。
101.在动作412处，对沟道层执行第二退火工艺。图21a至图21b示出了对应于动作410的一些实施例的变化视图。
102.图33示出了根据一些实施例的铁电存储器器件的简化立体图。铁电存储器器件200’与图1a的铁电存储器器件200类似，但是从阶梯形区域中去除除氧层88。具体地，当在图17a至图29a的工艺期间限定存储器单元202时，阶梯结构保持体阶梯结构，而不是上述的条形多阶梯结构。具体地，两个体阶梯结构设置在存储器单元区域的两侧处。在限定存储器单元202之后，将两个体阶梯结构分成位于存储器单元区域的两侧处的多个条形阶梯结构。
103.下面参考图1a至图33描述本发明的铁电存储器器件的结构。
104.在一些实施例中，铁电存储器器件200/200a/200’包括多层堆叠件58、沟道层92、铁电层90和除氧层88。多层堆叠件58设置在衬底50上方并且包括交替地堆叠的多个导电层(例如，导线72)和多个介电层52。沟道层92穿过多个导电层(例如，导线72)和多个介电层52。铁电层90设置在沟道层92和多个导电层(例如，导线)和多个介电层52中的每个之间。除氧层88包括hf、la、al、tisin、tial、ti或它们的组合。一个除氧层88设置在铁电层90与多个导电层(例如，导线72)中的每个之间。每个除氧层88可以是单层或具有多层结构。在一些实施例中，多个除氧层88具有约1
‑
10nm的厚度。
105.在一些实施例中，如图20b所示，导电层(例如，导线72)的端部从介电层52的端部
凹进。在一些实施例中，除氧层88的侧壁与介电层52的侧壁基本上齐平。在一些实施例中，除氧层88的侧壁相对于介电层52的侧壁是凹的或凸的。
106.在一些实施例中，铁电存储器器件在沟道层92和铁电层90之间没有不期望的界面层，如图30c和图30d所示。在一些实施例中，沟道层92与铁电层90之间的界面不含氧原子。
107.在其他实施例中，铁电存储器器件还包括位于沟道层92和铁电层90之间的非常薄的界面层il，并且界面层il的氧含量大于沟道层92的氧含量。在一些实施例中，沟道层92包括zno、inwo、ingazno、inzno、ito或它们的组合，并且界面层il包括富氧zno、inwo、ingazno、inzno、ito或它们的组合。在一些实施例中，界面层il具有约1
‑
5nm的厚度。界面层il很薄，以致不影响铁电存储器器件的性能。
108.在一些实施例中，铁电存储器器件200/200a/200’包括多层堆叠件58、多个介电柱(例如，介电材料98a/98b)、氧化物半导体层(例如，沟道层92)、铁电层90和多个除氧层88。多层堆叠件58设置在衬底50上，并且包括交替堆叠的多个栅电极层(例如，导线72)和多个介电层52。多个介电柱(例如，介电材料98a/98b)设置在衬底50上并且穿透多层堆叠件58。氧化物半导体层(例如，沟道层92)包括第一金属元素并且设置在多层堆叠件58和每个介电柱(例如，介电材料98a/98b)之间。铁电层90设置在氧化物半导体层(例如，沟道层92)和多层堆叠件58之间。多个除氧层88包括第二金属元素，并且多个除氧层88中的一个设置在铁电层90与多个栅电极层(例如，导线72)中的每个之间。在一些实施例中，第二金属元素的氧化物的吉布自由能小于第一金属元素的氧化物的吉布自由能。
109.在一些实施例中，第二金属元素包括hf、la、al、ti、al或它们的组合。在一些实施例中，除氧层88包括hf、la、al、tisin、tial、ti或它们的组合。
110.在一些实施例中，第一金属元素包括zn、in、w、ga、sn或它们的组合。在一些实施例中，氧化物半导体层(例如，沟道层92)包括zno、inwo、ingazno、inzno、ito或它们的组合。
111.在一些实施例中，多个除氧层88的氧密度还包括氧元素。在一些实施例中，多个除氧层88中的氧密度朝向铁电层90增加。在一些示例中，除氧层88称为氧化除氧层88。
112.在一些实施例中，铁电存储器器件200/200a/200’包括多层堆叠件58、多个介电柱(例如，介电材料98a/98b)、沟道层92和铁电层90。多层堆叠件58设置在衬底50上，并且包括交替堆叠的多个栅电极层(例如，导线72)和多个介电层52。介电柱(例如，介电材料98a/98b)设置在衬底50上并且穿透多层堆叠件58。沟道层92设置在多层堆叠件58和每个介电柱(例如，介电材料98a/98b)之间。铁电层90设置在沟道层92和多层堆叠件58之间，其中铁电层90与每个栅电极层(例如，导线72)接触，但是与每个介电层52分隔开。
113.在一些实施例中，铁电存储器器件200/200a/200’还包括多个导电柱106和108，多个导电柱106和108设置在衬底50上并且穿透多层堆叠件58。多个介电柱(例如，介电材料98a/98b)中的每个具有设置在其两端处的两个导电柱106和108。
114.在一些实施例中，介电柱(例如，介电材料98a/98b)处于交错布置。具体地，相邻列的介电柱以交错的方式布置，如图29a所示。然而，本发明不限于此。在一些实施例中，相邻列的介电柱(例如，介电材料98a/98b)以规则阵列布置并且彼此对准，如图32所示。
115.在本发明的一些实施例中，沟道层(例如，氧化物半导体层)和铁电层(例如，金属氧化物层)之间的界面中的氧可以由设置在铁电层和每个导电栅极之间的除氧层吸收并相应地消除。因此，可以实现无界面层的存储器器件，并且可以提高氧化物半导体表面沟道质
量。
116.在以上实施例中，铁电存储器器件通过“先阶梯工艺”形成，其中在形成存储器单元之前形成阶梯结构。然而，本发明不限于此。在其他实施例中，铁电存储器器件可以通过“后阶梯工艺”形成，其中在形成存储器单元之后形成阶梯结构。
117.在以上实施例中，通过沉积牺牲介电层，然后用导电层替换牺牲介电层来形成栅电极(例如，字线)。然而，本发明不限于此。在其他实施例中，可以在第一阶段中形成栅电极(例如，字线)而无需替换步骤。
118.本发明考虑了以上示例的许多变化。应当理解，不同的实施例可以具有不同的优点，并且没有特定的优点是所有实施例都需要的。
119.根据本发明的一些实施例，铁电存储器器件包括多层堆叠件、沟道层、铁电层和除氧层。多层堆叠件设置在衬底上并且包括交替堆叠的多个导电层和多个介电层。沟道层穿透多个导电层和多个介电层。铁电层设置在沟道层与多个导电层和多个介电层中的每个之间。除氧层包括hf、la、al、tisin、tial、ti或它们的组合，并且除氧层中的一个设置在铁电层与多个导电层中的每个之间。
120.在上述铁电存储器器件中，其中，所述导电层的端部从所述介电层的端部凹进。
121.在上述铁电存储器器件中，其中，所述除氧层的侧壁与所述介电层的侧壁齐平。
122.在上述铁电存储器器件中，其中，所述多个除氧层分别设置在所述多个介电层中的相邻介电层之间。
123.在上述铁电存储器器件中，其中，所述沟道层包括氧化锌(zno)、氧化铟钨(inwo)、氧化铟镓锌(ingazno)、氧化铟锌(inzno)、氧化铟锡(ito)或它们的组合。
124.在上述铁电存储器器件中，还包括位于所述沟道层和所述铁电层之间的界面层，并且所述界面层的氧含量大于所述沟道层的氧含量。
125.在上述铁电存储器器件中，还包括位于所述沟道层和所述铁电层之间的界面层，并且所述界面层的氧含量大于所述沟道层的氧含量，其中，所述铁电层连续并且垂直地延伸超出所述多个除氧层中的两个或更多个。
126.根据本发明的可选实施例，铁电存储器器件包括多层堆叠件、多个介电柱、氧化物半导体层、铁电层和多个除氧层。多层堆叠件设置在衬底上并且包括交替堆叠的多个栅电极层和多个介电层。多个介电柱设置在衬底上并且穿透多层堆叠件。氧化物半导体层包括第一金属元素，并且设置在多层堆叠件与每个介电柱之间。铁电层设置在氧化物半导体层和多层堆叠件之间。多个除氧层包括第二金属元素，并且多个除氧层中的一个设置在铁电层与多个栅电极层中的每个之间。在一些实施例中，第二金属元素的氧化物的吉布自由能小于第一金属元素的氧化物的吉布自由能。
127.在上述铁电存储器器件中，其中，所述铁电层连续地延伸超出所述多个除氧层中的两个或更多个。
128.在上述铁电存储器器件中，还包括：第二多个介电柱，设置在所述衬底上并且穿透所述多层堆叠件；第二氧化物半导体层，设置在所述多层堆叠件与所述第二多个介电柱中的每个之间；第二铁电层，设置在所述第二氧化物半导体层和所述多层堆叠件之间；以及第二多个除氧层，设置在所述第二铁电层和所述多个栅电极层中的每个之间。
129.在上述铁电存储器器件中，其中，所述多个除氧层还包括氧元素。
130.在上述铁电存储器器件中，其中，所述多个除氧层中的氧密度朝向所述铁电层增加。
131.在上述铁电存储器器件中，其中，所述第二金属元素的氧化物的吉布自由能小于所述第一金属元素的氧化物的吉布自由能。
132.在上述铁电存储器器件中，其中，所述多个介电层将所述多个除氧层中的相邻除氧层垂直地分隔开。
133.在上述铁电存储器器件中，其中，所述氧化物半导体层与所述铁电层之间的界面没有氧原子。
134.在上述铁电存储器器件中，还包括：多个导电柱，设置在所述衬底上并且穿透所述多层堆叠件，其中，所述多个介电柱中的每个具有沿着介电柱的相对侧设置的两个导电柱。
135.根据本发明的又一可选实施例，形成铁电存储器器件的方法包括以下操作。在衬底上形成多层堆叠件。多层堆叠件包括交替堆叠的多个介电层和多个导电层，并且具有穿透多个介电层和多个导电层的沟槽。使由沟槽的侧壁暴露的导电层凹进，使得在两个相邻的介电层之间形成凹槽。在多个凹槽内分别形成多个除氧层。在沟槽的侧壁上形成铁电层，其中，铁电层覆盖除氧层的侧壁和介电层的侧壁。在铁电层上形成沟道层。
136.在上述方法中，其中，使所述导电层凹进包括执行横向蚀刻工艺。
137.在上述方法中，其中，形成所述多个除氧层包括：在所述多层堆叠件的侧壁上共形并且连续地形成除氧材料，其中，所述除氧材料填充在所述多个凹槽中；以及对所述除氧材料执行回蚀刻工艺。
138.在上述方法中，其中，所述回蚀刻工艺从所述多个介电层的侧壁去除所述除氧材料，同时留下沿着所述多个导电层的侧壁的所述除氧材料。
139.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。