阵列基板及其制作方法与流程

1.本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法。


背景技术：

2.薄膜晶体管(thin film transistor，tft)的阵列(array)基板是目前lcd(liquid crystal display：液晶显示器)和amoled(active
‑
matrix organic light emitting diode：有源矩阵有机电致发光二极体)装置中的主要组成部件。阵列基板通常包括多条栅极扫描线和多条数据线，多条栅极扫描线和多条数据线相互垂直并形成多个像素单元，且每个像素单元内均设置有tft、像素电极及存储电容等。像素单元通常包括第一金属层和第二金属层，其中所述第一金属层中形成有栅极，所述第二金属层中形成有源极和漏极。而且，栅极连接至栅极扫描线，源极连接至数据线，漏极连接至像素电极。当栅极扫描线被驱动时，tft处于导通状态，从而将数据线上的数据电压输入至像素电极，进而控制相应像素区域的显示。
3.在阵列基板的现有结构中，例如，在顶栅型薄膜晶体管的3t1c结构中，基板上的遮光层和第二金属层通常用作金属走线，氧化物层在用作电容的一个极板的同时，还会用作金属走线，以桥接开关薄膜晶体管的漏极和驱动薄膜晶体管的栅极。
4.然而，在阵列基板的制程中，氧化物层和第一金属层容易由于机台偏移或蚀刻工艺不稳定而彼此间产生间隔，该间隔中的缓冲层会在后续制程中被蚀刻，使得遮光层裸露，从而第二金属层会使第一金属层、氧化物层、以及遮光层短接在一起，造成了短路的风险。


技术实现要素：

5.鉴于上述内容，本发明提出了一种阵列基板及其制作方法，能够克服由于机台偏移或蚀刻工艺不稳定而造成的第二金属层与遮光层短路的风险，从而有效地避免了第二金属层与遮光层短路造成的电学性能异常，并因此提升了产品的品质。
6.本发明的一方面提供了一种阵列基板，包括：
7.基板；
8.遮光层，设于所述基板上；
9.缓冲层，设于所述基板上，并覆盖所述基板和所述遮光层；
10.氧化物层，设于所述缓冲层上；
11.栅极绝缘层，设于所述缓冲层上；
12.第一金属层，设于所述栅极绝缘层上；
13.像素驱动电路，设于所述基板上，并且至少包括第一晶体管与存储电容，其中，在所述第一晶体管与所述存储电容的桥接处，所述第一金属层和所述氧化物层在所述基板上的投影至少部分重合；以及
14.第二金属层，其中在所述第一晶体管与所述存储电容的桥接处，所述第二金属层电连接所述第一金属层和所述氧化物层。
15.在一优选实施例中，在所述第一晶体管与所述存储电容的桥接处，所述第一金属层和所述氧化物层沿膜层层叠的方向间隔开。
16.在一优选实施例中，所述第一晶体管为开关晶体管，在所述第一晶体管中，所述栅极绝缘层设于所述氧化物层上。
17.在一优选实施例中，所述阵列基板还包括层间介质层，在所述第一晶体管中，所述层间介质层位于所述氧化物层、所述栅极绝缘层、以及所述第一金属层上，并且，所述第二金属层位于所述层间介质层上，并设有所述第一晶体管的源极和漏极。
18.在一优选实施例中，在所述存储电容中，所述层间介质层位于所述氧化物层上，并且，所述第二金属层位于所述层间介质层上。
19.在一优选实施例中，所述阵列基板还包括第二晶体管，所述存储电容的一端电连接所述第一晶体管，另一端电连接所述第二晶体管。
20.在一优选实施例中，在所述第一晶体管与所述存储电容的桥接处，所述第一金属层和所述氧化物层在所述基板上的投影重合部分的短边长度不小于2um。
21.在一优选实施例中，所述氧化物层的材料为铟镓锌氧化物(igzo)、铟锌锡氧化物(izto)、或铟镓锌钛氧化物(igzto)。
22.在一优选实施例中，还包括钝化层，所述钝化层覆盖所述层间介质层和所述第二金属层，所述阵列基板还包括依次层叠于所述钝化层上的平坦化层和像素电极。
23.在一优选实施例中，所述像素驱动电路为2t1c像素驱动电路、3t1c像素驱动电路、3t2c像素驱动电路、4t1c像素驱动电路、4t2c像素驱动电路、5t1c像素驱动电路、5t2c像素驱动电路、6t1c像素驱动电路、6t2c像素驱动电路、7t1c像素驱动电路、或7t2c像素驱动电路。
24.本发明的另一方面提供了一种制作阵列基板的方法，包括：
25.提供一基板；
26.在所述基板上形成遮光层；
27.在所述基板上形成所述缓冲层，其中所述缓冲层覆盖所述基板和所述遮光层；
28.在所述缓冲层上形成氧化物层；
29.在所述缓冲层上形成栅极绝缘层；
30.在所述栅极绝缘层上形成第一金属层；
31.在所述基板上形成像素驱动电路，其中所述像素驱动电路至少包括第一晶体管与存储电容，在所述第一晶体管与所述存储电容的桥接处，所述第一金属层和所述氧化物层在所述基板上的投影至少部分重合；以及
32.在所述第一晶体管与所述存储电容的桥接处形成第二金属层，其中所述第二金属层电连接所述第一金属层和所述氧化物层。
33.本发明的阵列基板及其制作方法，通过在所述第一晶体管与所述存储电容的桥接处，使所述第一金属层和所述氧化物层在所述基板上的投影至少部分重合，并且使所述第二金属层电连接所述第一金属层和所述氧化物层，能够克服由于机台偏移或蚀刻工艺不稳定而造成的所述第二金属层与所述遮光层短路的风险，从而有效地避免了所述第二金属层与所述遮光层短路造成的电学性能异常，并因此提升了产品的品质。
附图说明
34.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1为现有技术的像素驱动电路的结构示意图。
36.图2是根据本发明一实施例的阵列基板的俯视图。
37.图3是沿图2中的线a
‑
a的截面示意图。
38.图4是现有技术中桥接处第二金属层与遮光层短路的截面示意图。
39.图5是制作根据本发明一实施例的阵列基板的流程图。
40.附图标记说明：
41.100 像素电路
42.200 阵列基板
43.201 基板
44.202 遮光层
45.203、203a、203b 氧化物层
46.204 第一金属层
47.205 第二金属层
48.211 第一晶体管
49.212 存储电容
50.221 重叠区域
51.301 缓冲层
52.302 栅极绝缘层
53.303a、303b 层间介质层
54.311 通孔
55.s1
‑
s8 步骤。
具体实施方式
56.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。在本发明中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
57.应理解的是，当元件、层、区域或组件被称为“在”另一元件、层、区域或组件“上”、“连接到”或“结合到”另一元件、层、区域或组件时，该元件、层、区域或组件可以直接在所述另一元件、层、区域或组件上、直接连接到或直接结合到所述另一元件、层、区域或组件，或者可以存在一个或多个中间元件、层、区域或组件。然而，“直接连接/直接结合”指的是一个
组件直接连接或结合另一组件而没有中间组件。同时，可以对描述组件之间的关系的诸如“在
……
之间”、“直接在
……
之间”或者“与
……
邻近”和“直接与
……
邻近”的其它表述进行类似地解释。此外，还将理解的是，当元件或层被称为“在”两个元件或层“之间”时，该元件或层可以是位于所述两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。
58.以下，将参照附图来详细地描述本发明的实施例。
59.参照图1，图1为现有技术的像素驱动电路的结构示意图。如图所示，用于amoled的像素驱动电路例如可以是一种3t1c像素电路100。具体地，该3t1c像素电路100可以包括第一晶体管t1、第二晶体管t2、第三晶体管t3以及电容c，其中所述第一晶体管t1可以为n型晶体管，以用作开关晶体管，所述第二晶体管t2可以为p型晶体管，以用作驱动晶体管，所述第一晶体管t3可以为p型晶体管，以用于接收发光控制信号em，以及所述电容c可以为存储电容。
60.进一步地，第一晶体管t1的栅极接入扫描信号scan，源极接入数据信号data，漏极与第二晶体管t2的栅极、及电容c的一端电性连接；所述第二晶体管t2的源极电性连接至电源正电压vdd，漏极电性连接至所述第三晶体管t3的源极；所述第三晶体管t3的漏极与有机发光二极管d的阳极连接；以及所述有机发光二极管d的阴极接低压电源vss。
61.当amoled显示时，扫描信号scan控制所述第一晶体管t1的导通，数据信号data经过所述第一晶体管t1进入到所述第二晶体管t2的栅极及所述电容c，然后所述第一晶体管t1断开，由于所述电容c的存储作用，所述第二晶体管t2的栅极电压仍可继续保持数据信号电压，使得所述第二晶体管t2处于导通状态，驱动电流通过所述第二晶体管t2进入所述第三晶体管t3，之后通过发光控制信号em来驱动所述有机发光二极管d发光。
62.现在参照图2，图2是根据本发明一实施例的阵列基板的俯视图。如图所示，在本发明的一实施例中，提供了一种阵列基板200。所述阵列基板200包括：基板201；遮光层202，设于所述基板201上；缓冲层(图3中示出)，设于所述基板201上，并覆盖所述基板201和所述遮光层202；氧化物层203，设于所述缓冲层上，在图2中，氧化物层203示出为包括氧化物层的第一部分203a和氧化物层的第二部分203b；栅极绝缘层(图3中示出)，设于所述缓冲层上；第一金属层204，设于所述栅极绝缘层上；以及第二金属层205。所述基板201例如为玻璃。所述遮光层202的材料可以是mo，al，cu，ti等，或者是它们合金，并且所述遮光层202的厚度例如为500至2000埃。所述缓冲层可以为一层siox或是sinx或是多层结构薄膜，并且所述缓冲层的厚度例如为1000至5000埃。所述氧化物层203的材料为铟镓锌氧化物(igzo)、铟锌锡氧化物(izto)、或铟镓锌钛氧化物(igzto)，并且所述氧化物层203的厚度例如为100至1000埃。所述栅极绝缘层可以为一层siox或是sinx或是多层结构薄膜，并且所述栅极绝缘层的厚度例如为1000至3000埃。所述第一金属层204可以是mo，al，cu，ti等，或者是它们的合金，或者是mo/al/mo叠层结构，并且所述第一金属层204的厚度例如为2000至8000埃。此外，所述第二金属层205可以是mo，al，cu，ti等，或者是它们的合金，或者是mo/al/mo叠层结构，并且所述第一金属层204的厚度例如为2000至8000埃。
63.进一步地，图2中示出的所述阵列基板200包括一像素驱动电路。所述像素驱动电路设于所述基板201上，并且至少包括第一晶体管211与存储电容212。具体地，在图2中的上部，所述氧化物层的第一部分203a形成为所述第一晶体管211的有源层，所述第一金属层
204设有所述第一晶体管211的栅极，并且所述第二金属层205设有所述第一晶体管211的源漏极。进一步地，所述阵列基板200还包括层间介质层(图3中示出)，在所述第一晶体管211中，所述层间介质层位于所述氧化物层的第一部分203a、所述栅极绝缘层、以及所述第一金属层204上，并且，所述第二金属层205位于所述层间介质层上。所述层间介质层可以为一层siox或是sinx或是多层结构薄膜，并且所述层间介质层的厚度例如为2000至10000埃。
64.优选地，所述第一晶体管211为开关晶体管，在所述第一晶体管211中，所述栅极绝缘层设于所述氧化物层的第一部分203a上。由此，所述第一晶体管211形成为顶栅型晶体管。
65.进一步地，在所述存储电容212中，所述层间介质层位于所述氧化物层的第二部分203b上，并且，所述第二金属层205位于所述层间介质层上。
66.此外，在所述第一晶体管211与所述存储电容212之间，形成有桥接处。在所述像素驱动电路中，所述遮光层202和所述第二金属层205用作金属走线，并且，氧化物层的第二部分203b在用作所述存储电容212的一电级板的同时，还会充当一部分金属走线功能。具体地，在所述第一晶体管211与所述存储电容212的桥接处，所述第二金属层205覆盖于所述第一金属层204和所述氧化物层的第二部分203b上，以电连接所述第一金属层204和所述氧化物层的第二部分203b，从而完成桥接。
67.进一步地，在所述第一晶体管211与所述存储电容212的桥接处，所述第一金属层204和所述氧化物层的第二部分203b在所述基板201上的投影至少部分重合，以形成一重合区域221。
68.现在参照图3，图3是沿图2中的线a
‑
a的截面示意图。如上所述，在基板200上，依次形成有遮光层202和缓冲层301。在图3中的左部，在所述缓冲层301上，依次形成有栅极绝缘层302、第一金属层204，以及层间介质层的一部分303a。在图3中的右部，在所述缓冲层301上，依次形成有所述氧化物层的第二部分203b和层间介质层的另一部分303b。并且，在所述桥接处，所述第一金属层204和所述氧化物层的第二部分203b在所述基板201上的投影至少部分重合，并且所述第二金属层205覆盖于所述第一金属层204和所述氧化物层的第二部分203b上，以电连接所述第一金属层204和所述氧化物层的第二部分203b，从而完成桥接。
69.现在参照图4，图4是现有技术中桥接处第二金属层与遮光层短路的截面示意图。在现有技术中，在阵列基板的制程中，所述第一金属层204和所述氧化物层的第二部分203b通常采用切齐设计，也就是说，所述第一金属层204和所述氧化物层的第二部分203b在所述基板201上的投影不重合。这样，所述第一金属层204和所述氧化物层的第二部分203b容易由于机台偏移或蚀刻工艺不稳定而彼此间产生间隔，该间隔中的缓冲层301会在后续制程中被蚀刻，形成一通孔311，使得遮光层202裸露，从而在第二金属层205桥接所述第一金属层204和所述氧化物层的第二部分203b时，会使所述第一金属层204、所述氧化物层的第二部分203b、以及所述遮光层202短接在一起。
70.在本发明的实施例中，通过在所述第一晶体管211与所述存储电容212的桥接处，使所述第一金属层204和所述氧化物层203在所述基板201上的投影至少部分重合，并且使所述第二金属层205电连接所述第一金属层204和所述氧化物层203，能够克服由于机台偏移或蚀刻工艺不稳定而造成的所述第二金属层205与所述遮光层202短路的风险，从而有效地避免了所述第二金属层205与所述遮光层202短路造成的电学性能异常，并因此提升了产
品的品质。
71.在一备选实施例中，在所述第一晶体管211与所述存储电容212的桥接处，所述第一金属层204和所述氧化物层203沿膜层层叠的方向(图中的上下方向)间隔开。
72.返回图2，在本发明的实施例中，为了实现在所述第一晶体管211与所述存储电容212的桥接处，所述第一金属层204和所述氧化物层的第二部分203b在所述基板201上的投影至少部分重合，以形成一重合区域221，可以在形成所述桥接处时，使所述第一金属层204和所述氧化物层的第二部分203b中的一者或两者在所述基板201上的投影面积增大。
73.在一优选实施例中，如图2所示，所述重合区域221形成为一长方形，并且所述重合区域221的短边长度d不小于2um。
74.应注意的是，虽然在图2中，所述重合区域221形成为长方形，但只要该重合区域221能够有效地避免所述第二金属层205与所述遮光层202短路，那么该重合区域221还可以形成为其它形状，例如三角形、半圆形等。同理，该重合区域221的尺寸也可结合实际情况来调整。
75.进一步地，所述阵列基板200还包括第二晶体管(未示出)，所述存储电容212的一端电连接所述第一晶体管211，另一端电连接所述第二晶体管。如上所述，该第二晶体管可以为p型晶体管，以用作驱动晶体管。
76.进一步地，所述阵列基板200还包括钝化层(未示出)，所述钝化层覆盖所述层间介质层和所述第二金属层205。所述钝化层可以为一层siox薄膜，并且所述钝化层的厚度例如为1000至5000埃。此外，所述阵列基板200还包括依次层叠于所述钝化层上的平坦化层和像素电极。
77.优选地，所述像素驱动电路为2t1c像素驱动电路、3t1c像素驱动电路、3t2c像素驱动电路、4t1c像素驱动电路、4t2c像素驱动电路、5t1c像素驱动电路、5t2c像素驱动电路、6t1c像素驱动电路、6t2c像素驱动电路、7t1c像素驱动电路、或7t2c像素驱动电路。
78.本发明的另一方面提供了一种制作阵列基板的方法，包括以下步骤：
79.s1、提供一基板。所述基板例如为玻璃。
80.s2、在所述基板上形成遮光层。具体地，对所述基板进行清洗，随后沉积一层金属来作为遮光层，所述遮光层的材料可以是mo，al，cu，ti等，或者是它们合金，并且所述遮光层的厚度例如为500至2000埃。
81.s3、在所述基板上形成所述缓冲层，其中所述缓冲层覆盖所述基板和所述遮光层。具体地，所述缓冲层可以为一层siox或是sinx或是多层结构薄膜，并且所述缓冲层的厚度例如为1000至5000埃。
82.s4、在所述缓冲层上形成氧化物层。具体地，所述氧化物层的材料为铟镓锌氧化物(igzo)、铟锌锡氧化物(izto)、或铟镓锌钛氧化物(igzto),并且所述氧化物层的厚度例如为100至1000埃。此外，所述氧化物层在形成之后，可以通过黄光定义出图形并蚀刻出图形。
83.s5、在所述缓冲层上形成栅极绝缘层。具体地，所述栅极绝缘层可以为一层siox或是sinx或是多层结构薄膜，并且所述栅极绝缘层的厚度例如为1000至3000埃。
84.s6、在所述栅极绝缘层上形成第一金属层。具体地，所述第一金属层可以是mo，al，cu，ti等，或者是它们的合金，或者是mo/al/mo叠层结构，并且所述第一金属层的厚度例如为2000至8000埃。
85.s7、在所述基板上形成像素驱动电路，其中所述像素驱动电路至少包括第一晶体管与存储电容，在所述第一晶体管与所述存储电容的桥接处，所述第一金属层和所述氧化物层在所述基板上的投影至少部分重合。
86.s8、在所述第一晶体管与所述存储电容的桥接处形成第二金属层，其中所述第二金属层电连接所述第一金属层和所述氧化物层。具体地，所述第二金属层可以是mo，al，cu，ti等，或者是它们的合金，或者是mo/al/mo叠层结构，并且所述第一金属层的厚度例如为2000至8000埃。
87.进一步地，在所述第一晶体管中，在形成所述第一金属层之后，可以利用一道黄光，先蚀刻出栅极金属的图形，再利用栅极金属图形为自对准，蚀刻栅极绝缘层。这样，只在有栅极金属图形的膜层下方才会留下栅极绝缘层，其余地方栅极绝缘层均被蚀刻掉。随后，可以进行整面的等离子体处理，使得，对于上方没有所述栅极绝缘层和所述第一金属层保护的氧化物层，在处理之后，电阻明显降低，从而形成n+导体层，而所述栅极绝缘层下方的所述氧化物层没有被处理到，因而能够保持半导体特性，从而作为tft沟道。
88.进一步地，所述制作阵列基板的方法还可以包括：沉积层间介质层，再进行黄光和蚀刻。具体地，所述层间介质层可以为一层siox或是sinx或是多层结构薄膜，并且所述层间介质层的厚度例如为2000至10000埃。
89.此外，在对所述缓冲层进行黄光和蚀刻的制程，可以同时做好对所述遮光层接信号的接触孔，之后再进行所述层间介质层的黄光和蚀刻。
90.进一步地，所述制作阵列基板的方法还可以包括：在形成所述第二金属层并定义出图形之后，沉积钝化层，其中所述钝化层可以为一层siox薄膜，并且所述钝化层的厚度例如为1000至5000埃；之后，制作平坦化层，并在像素电极连接的地方进行开孔；最后，制作像素电极并图形化，背板制作即完成，后续可以作为lcd或oled的驱动背板。
91.以上，示出了本发明的一些实施例，应认识到的是，这些实施例仅仅是示例性的，而非限制性的。对于本技术领域的技术人员而言，在不脱离本发明原理的前提下，还可以做出改型和替换。
92.综上所述，本发明提供了一种阵列基板及其制作方法，通过在所述第一晶体管与所述存储电容的桥接处，使所述第一金属层和所述氧化物层在所述基板上的投影至少部分重合，并且使所述第二金属层电连接所述第一金属层和所述氧化物层，能够克服由于机台偏移或蚀刻工艺不稳定而造成的所述第二金属层与所述遮光层短路的风险，从而有效地避免了所述第二金属层与所述遮光层短路造成的电学性能异常，并因此提升了产品的品质。
93.该书面描述使用示例来公开本发明，包括最佳模式，并且还使本领域技术人员能够实践本发明，包括制造和使用任何装置或系统以及执行任何包含的方法。本发明可发明专利的范围由权利要求书限定，并且可包括本领域技术人员想到的其它示例。如果这些其它示例具有不与权利要求书的字面语言不同的结构要素，或者如果它们包括与权利要求书的字面语言无实质差异的等同结构要素，则意在使这些其它示例处于权利要求书的范围内。