半导体封装结构的制作方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体封装结构。


背景技术：

2.由于半导体工业的进步，业界需要比上一代封装结构占用更小的空间的更小的封装结构。一种技术解决方案是异构集成(heterogeneous integration)，即在同一封装中集成多个半导体晶粒。这样，可以降低制造成本，同时仍然能够提供高性能和高密度。
3.尽管现有的半导体封装结构通常对于它们的预期目的是足够的，但是它们在所有方面都不令人满意。例如，在一些封装结构中，铜
‑
铜(cu
‑
cu)接合技术被用于提供半导体晶粒之间的互连。在这种情况下，需要高温和足够的时间用于两个cu(铜)层之间的相互扩散，这增加了成本并导致制造过程中的困难。因此，需要进一步改善半导体封装结构以降低生产成本并提高产量(yield)。


技术实现要素：

4.有鉴于此，本发明提供一种半导体封装结构，以解决上述问题。
5.根据本发明的第一方面，公开一种半导体封装结构，包括：
6.基板；
7.重分布层，在该基板的上方；
8.第一半导体部件，在该重分布层的上方；
9.导电柱，与该第一半导体部件相邻，其中该第一半导体部件和该导电柱由该模制材料围绕；以及
10.第二半导体部件，在该模制材料上，其中该第二半导体部件通过该导电柱电耦接到该重分布层。
11.根据本发明的第二方面，公开一种半导体封装结构，包括：
12.基板；
13.重分布层，在该基板的上方；
14.第一半导体部件，在该重分布层的上方，并具有第一表面和与该第一表面相对的第二表面；
15.通孔，在该第一半导体部件中，该通孔从该第一半导体部件的该第一表面延伸到该第一半导体部件的该第二表面；以及
16.第二半导体部件，在该第一半导体部件的上方，其中该第二半导体部件通过该多个凸块结构电耦接至该第一半导体部件，并通过该多个凸块结构和该通孔电耦接至该重分布层。
17.根据本发明的第三方面，公开一种半导体封装结构，包括：
18.基板；
19.重分布层，位于该基板上，并具有第一表面和与该第一表面相对的第二表面；
20.多个第一凸块结构，位于该重分布层的该第一表面上，并且将该重分布层电耦接至该基板的布线结构；
21.第一半导体部件，位于该重分布层的该第一表面上，并与该多个第一凸块结构相邻；以及
22.第二半导体部件，在该重分布层的该第二表面上，其中该第二半导体部件通过该重分布层电耦接到该第一半导体部件，并通过该多个第一凸块结构电耦接到该基板的该布线结构。
23.本发明的半导体封装结构由于包括：第一半导体部件，在该重分布层的上方；导电柱，与该第一半导体部件相邻，其中该第一半导体部件和该导电柱由该模制材料围绕；以及第二半导体部件，在该模制材料上，其中该第二半导体部件通过该导电柱电耦接到该重分布层。本发明中采用导电柱与导电通孔连接，可以用于提供足够的接合力的关键制程，无杂质的清洁表面以及平坦的表面，因此，可以降低制造难度，并且可以提高产量，也可以提供低成本的好处。
附图说明
24.图1
‑
5是根据一些实施例的半导体封装结构的截面图。
具体实施方式
25.以下描述是出于说明本发明的一般原理的目的，并且不应以限制意义来理解。本发明的范围最好通过参考所附的权利要求书来确定。
26.将针对特定实施例并参考某些附图来描述本发明，但是本发明不限于此，而是仅由权利要求书来限制。所描述的附图仅是示意性的而非限制性的。在附图中，出于说明的目的，一些元件的尺寸可能被放大并且未按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
27.根据本发明的一些实施例描述了半导体封装结构。每个半导体封装结构都包括半导体部件，该半导体部件通过凸块结构和/或通过重分布层堆栈而不是cu
‑
cu(铜
‑
铜)接合技术，从而可以降低制造难度，并且可以降低制造成本。
28.图1是根据一些实施例的半导体封装结构100的截面图。可以将附加特征添加到半导体封装结构100。对于不同的实施例，可以替换或消除以下描述的一些特征。为了简化该图，仅示出了半导体封装结构100的一部分。
29.如图1所示，根据一些实施例，半导体封装结构100包括基板102。在一些实施例中，基板102包括绝缘芯(insulating core)，例如玻璃纤维增强树脂芯(fiberglass reinforced resin core)，以防止基板102翘曲。基板102可在其中具有布线结构。在一些实施例中，基板102的布线结构包括导电层、导电通孔、导电柱等或其组合。基板102的布线结构可以由诸如铜、钛、钨、铝等的金属或其组合形成。
30.基板102的布线结构可以设置在金属间介电(inter
‑
metal dielectric，imd)层中。在一些实施例中，imd层可以由有机材料(例如，聚合物基础材料)、非有机材料(例如，氮化硅、氧化硅、氮氧化硅等)或其组合形成。应当注意，附图中所示的基板102的配置仅是示例性的，并且不旨在限制本发明。任何期望的半导体部件都可以形成在基板102之中和之
上。然而，为了简化该图，仅示出了平坦基板102。
31.在一些实施例中，半导体封装结构100包括重分布层108。重分布层108可以通过多个导电结构104结合到基板102(或者可称为载体基板)上。重分布层108和重分布层108以及基板102之间可以相互电耦接，并且可以将重分布层108电耦接到基板102上。在一些实施例中，导电结构104包括诸如金属的导电材料。例如，导电结构104可以由铜、钛、钨、铝等或其组合制成。导电结构104可以是微凸块、受控塌陷芯片连接(controlled collapse chip connection，c4)凸块、球栅阵列(ball grid array，bga)球等、或它们的组合。
32.导电结构104可以由底部填充材料106围绕。在一些实施例中，底部填充材料106设置在基板102和重分布层108之间，并填充导电结构104之间的间隙以提供结构支撑。在一些实施例中，在基板102和重分布层108之间形成导电结构104之后，可以用毛细作用力分配底部填充材料106。然后，底部填充材料106可以使用合适的固化过程来固化，诸如热固化制程、紫外线(ultra
‑
violet，uv)固化过程等。底部填充材料106可以由诸如环氧树脂的聚合物形成。
33.如图1所示，底部填充材料106可以覆盖基板102的顶表面的一部分，并且基板102的顶表面的另一部分可以暴露。底部填充材料106可以延伸到重分布层108的侧壁，并且可以覆盖重分布层108的侧壁的一部分。
34.重分布层108可以包括一个或多个导电层和钝化层，其中一个或多个导电层可以设置在一个或多个钝化层中。导电层可以包括金属，例如铜、钛、钨、铝等或其组合。在一些实施例中，钝化层是聚合物层，例如，聚酰亚胺(polyimide，pi)、聚苯并恶唑(polybenzoxazole，pbo)、苯并环丁烯(benzocyclobutene，bcb)、环氧树脂等或其组合。可选地，钝化层可以是介电层，例如氧化硅、氮化硅、氮氧化硅等或其组合。
35.如图1所示，根据一些实施例，半导体封装结构100包括在重分布层108上方的第一半导体部件110。在一些实施例中，第一半导体部件110是有源器件(active component)。例如，第一半导体部件110可以包括系统单芯片(system
‑
on
‑
chip，soc)设备、逻辑设备、存储器装置、射频(radio frequency，rf)设备等或其任意组合。例如，第一半导体部件110可以包括微控制器(microcontroller，mcu)，微处理器(microprocessor，mpu)、电源管理集成电路(power management integrated circuit，pmic)、全球定位系统(global positioning system，gps)设备、中央处理单元(central processing unit，cpu)、图形处理单元(graphics processing unit，gpu)、动态随机接入存储器(dynamic random access memory，dram)控制器、静态随机接入存储器(static random
‑
access memory，sram)、高带宽存储器(high bandwidth memory，hbm)等或其任意组合。在一些其他实施例中，第一半导体部件110包括无源器件，诸如电阻器，电容器，电感器等或其组合。
36.第一半导体部件110可以具有第一表面110a和与第一表面110a相对的第二表面110b。第一表面110a可以比第二表面110b更靠近重分布层108。如图1所示，在一些实施例中，第一半导体部件110的第一表面110a可以与重分布层108接触(例如直接接触)。替代地，在一些其他实施例中，第一半导体部件110的第一表面110a可以与重分布层108间隔开间隙。重分布层108可以横向地延伸超过第一半导体部件110的侧壁。
37.多个导电通孔112和钝化层114可以布置在第一半导体部件110的第二表面110b上。导电通孔112可以布置在钝化层114中并且可以被电耦接到第一半导体导电通孔112可
以包括金属，例如铜、钛、钨、铝等或其组合。在一些实施例中，钝化层114是聚合物层，例如，聚酰亚胺(polyimide，pi)、聚苯并恶唑(polybenzoxazole，pbo)、苯并环丁烯(benzocyclobutene，bcb)、环氧树脂等或其组合。替代地，钝化层114可以是介电层，诸如氧化硅、氮化硅、氮氧化硅等或其组合。
38.如图1所示，根据一些实施例，半导体封装结构100包括在导电通孔112上方的多个凸块结构116。凸块结构116可以电耦接到第一半导体部件110。在一些实施例中，凸块结构116包括诸如金属的导电材料。例如，凸块结构116可以由铜、钛、钨、铝等或其组合制成。凸块结构116可以是焊球、微凸块、受控塌陷芯片连接(controlled collapse chip connection，c4)凸块、球栅阵列(ball grid array，bga)球等或它们的组合。
39.凸起结构116可以由底部填充材料118围绕。在一些实施例中，底部填充材料118填充凸起结构116之间的间隙以提供结构支撑。底部填充材料118可以包括不导电膏(non
‑
conductive paste，ncp)、不导电膜(non
‑
conductive film，ncf)等或它们的组合，并且可以由诸如环氧树脂的聚合物形成。
40.如图1所示，根据一些实施例，半导体封装结构100包括在重分布层108上方的一个或多个导电柱120。导电柱120可以与第一半导体部件110相邻并且可以布置在第一半导体部件110的相对侧上。导电柱120可以电耦接到重分布层108。在一些实施例中，导电柱120包括金属，例如铜、钛、钨、铝等或其组合。导电柱120可以通过电镀制程或任何其他合适的制程形成。
41.如图1所示，根据一些实施例，导电柱120的高度大于第一半导体部件110的高度。另外，导电柱120的高度可以基本等于第一半导体部件110、导电通孔112和凸块结构116的总高度。如图所示，导电柱120可以具有基本垂直的侧壁。图中所示的导电柱120的构造仅是示例性的，并不旨在限制本发明。每个导电柱120可以具有不同的形状。
42.如图1所示，第一半导体部件110设置在重分布层108的顶表面的中心，并且导电柱120的数量在第一半导体部件110的相对侧上相等，但是本发明不限于此。例如，导电柱120的数量可以在第一半导体部件110的相对侧上不同。可选地，导电柱120可以设置在第一半导体部件110的一侧上。
43.如图1所示，根据一些实施例，模制材料122设置在重分布层108上并且围绕第一半导体部件110和每个导电柱120。模制材料122可以防止第一半导体部件110和导电柱120由于例如应力、化学物质和/或湿气而损坏。
44.在一些实施例中，模制材料122包括非导电材料，例如可模制的聚合物、环氧树脂、树脂等或其组合。在一些实施例中，以液体或半液体形式施加模制材料122，然后使用合适的固化制程(例如热固化制程、uv固化制程等)或其组合来固化。模制材料122可以用模具(未示出)成形或模制。
45.模制材料122可以填充第一半导体部件110和导电柱120之间的间隙。模制材料122可以邻接第一半导体部件110和导电柱120的侧壁。模制材料122的侧壁半导体层110可以与重分布层108的侧壁基本共面。如前所述，第一半导体部件110可以与重分布层108间隔一定的距离。在这种情况下，模制材料122也可以填充在第一半导体部件110和重分布层108之间的间隙中。
46.如图1所示，根据一些实施例，半导体封装结构100包括在模制材料122上方的第二
半导体部件128。在一些实施例中，第二半导体部件128是有源器件。例如，第二半导体部件128可以包括系统单芯片(soc)晶粒，逻辑设备、存储器装置、射频(rf)设备等或其任意组合。例如，第二半导体部件128可以包括微控制器(mcu)、微处理器(mpu)、电源管理集成电路(pmic)、全球定位系统(gps)设备、中央处理单元(cpu)、图形处理单元(gpu)、动态随机接入存储器(dram)控制器、静态随机接入存储器(sram)、高带宽存储器(hbm)等或其任意组合。在一些其他实施例中，第二半导体部件128包括无源器件，例如电阻器、电容器、电感器等或其组合。
47.第一半导体部件110和第二半导体部件128可以包括相同或不同的器件。例如，第一半导体部件110可以是无源器件，第二半导体部件128可以是有源器件。替代地，第一半导体部件110和第二半导体部件128可以是具有不同功能和/或不同世代芯片的有源器件。
48.在一些其他实施例中，一个或多个无源器件也被布置在重分布层108之上，诸如电阻器、电容器、电感器等或其组合。尽管在图1中示出了两个半导体部件，即第一半导体部件110和第二半导体部件128，但是半导体部件的数量可以大于两个。
49.如图1所示，第二半导体部件128的侧壁可以与模制材料122的侧壁基本上共面，并且可以与重分布层108的侧壁基本上共面。第二半导体部件128可以具有第一表面128a和与第一表面128a相对的第二表面128b。第二半导体部件128的第一表面128a可以比第二半导体部件128的第二表面128b更靠近第一半导体部件110的第二表面110b。
50.在一些实施例中，第二半导体部件128的第二表面128b如图所示地暴露。因此，可以解决散热问题。本发明不限于此。在一些其他实施例中，第二半导体部件128的第二表面128b可以不暴露。例如，第二半导体部件128的第二表面128b可以由模制材料覆盖。
51.仍参考图1，根据一些实施例，多个导电通孔124和钝化层126可以设置在第二半导体部件128的第一表面128a上。导电通孔124可以设置在钝化层126中并且可以电耦接至第二半导体部件128。导电通孔124可以包括金属，诸如铜、钛、钨、铝等或其组合。在一些实施例中，钝化层126是聚合物层，例如，聚酰亚胺(pi)、聚苯并恶唑(pbo)、苯并环丁烯(bcb)、环氧树脂等或其组合。替代地，钝化层126可以是介电层，诸如氧化硅、氮化硅、氮氧化硅等或它们的组合。
52.凸块结构116可以设置在导电通孔112和导电通孔124之间，并且可以将导电通孔112电耦接到导电通孔124。即，导电通孔112和导电通孔124通过以下方式连接：凸块结构116代替通过cu
‑
cu接合技术连接。本实施例中采用凸块结构116来将导电通孔112和导电通孔124进行连接，可以避免与cu
‑
cu接合技术有关的问题，例如用于提供足够的接合力的关键制程，无杂质的清洁表面以及平坦的表面。因此，可以降低制造难度，并且可以提高产量。也可以提供低成本的好处。此外，当导电通孔112和导电通孔124之间的直径或尺寸差距较大时，采用凸块结构116可以更加准确和稳定的将导电通孔112和导电通孔124进行连接，而不必担心错位等问题，因此可以实现对不同芯片尺寸的灵活性以及与不同世代芯片的异构集成。
53.导电通孔124可以电耦接到凸块结构116和导电柱120。第二半导体部件128可以通过导电通孔124和导电柱120被电耦接到重分布层108。部件128可以通过导电通孔112、、凸块结构116和导电通孔124电耦接到第一半导体部件110。第一半导体部件110可以通过导电通孔112、凸点结构116和导电通孔124和导电柱120电耦接到重分布层108。本实施例中采用
导电柱120与导电通孔124连接(直接连接)，两者之间没有铜柱等结构，可以用于提供足够的接合力的关键制程，无杂质的清洁表面以及平坦的表面，因此，可以降低制造难度，并且可以提高产量。也可以提供低成本的好处。此外本实施例中可以在形成导电柱120之后形成模制材料122围绕导电柱120，因此先形成的导电柱120可以更好地与导电通孔124连接。
54.如图1所示，根据一些实施例，半导体封装结构100包括在基板102下方的多个导电端子130。导电端子130可以电耦接到基板102的布线结构。导电端子130可以包括诸如金属的导电材料。例如，导电端子130可以由铜、钛、钨、铝等或其组合制成。导电端子130可以是微凸块、受控塌陷芯片连接(c4)凸块、球栅阵列(bga)球等或它们的组合。
55.图2是根据本发明的一些其他实施例的半导体封装结构200的截面图。应当注意，半导体封装结构200可以包括与图1所示的半导体封装结构100相同或相似的部件，并且为了简单起见，将不再详细讨论那些部件。在以下实施例中，第一半导体部件110包括一个或多个用于双面连接的通孔202。即，第一半导体部件110的相对表面可以用于连接。
56.第一半导体部件110可以具有第一表面110a和与第一表面110a相对的第二表面110b。第一表面110a可以比第二表面110b更靠近重分布层108。如图2所示，第一半导体部件110包括一个或多个从第一表面110a延伸到第二表面110b并具有基本垂直的侧壁的通孔202，但是本发明不限于此。通孔202可以具有其他构造。通孔202可以用于半导体所需的不同用途的连接，增加电性连接设计的灵活性，保留设计弹性，以适应不同的电性连接需求。
57.通孔202可以由诸如金属的任何导电材料形成。例如，通孔202可以由铜、钛、钨、铝等或其组合形成。通孔202可以通过多个导电通孔124电耦接到第二半导体部件128，并且可以通过多个导电通孔204电耦接到重分布层108。导电通孔204和钝化层206可以是设置在第一半导体部件110的第一表面110a上。导电通孔204可以设置在钝化层206中，并可以电连接到通孔202和重分布层108。
58.导电通孔204可以包括金属，例如铜、钛、钨、铝等或其组合。在一些实施例中，钝化层206是聚合物层，例如，聚酰亚胺(pi)、聚苯并恶唑(pbo)、苯并环丁烯(bcb)、环氧树脂等或其组合。可选地，钝化层206可以是介电层，诸如氧化硅、氮化硅、氮氧化硅等或其组合。
59.第一半导体部件110可以通过导电通孔204电耦接到重分布层108。第二半导体部件128可以通过导电通孔124、凸点结构116、导电通孔112、通孔202、导电通孔204和导电柱120电耦接到重分布层108。
60.图3是根据本发明的一些其他实施例的半导体封装结构300的截面图。应当注意，半导体封装结构300可以包括与图1所示的半导体封装结构100相同或相似的部件，并且为了简单起见，将不再详细讨论那些部件。与其中通过凸块结构连接半导体部件的图1和图2的实施例相比，在以下实施例中，通过重分布层连接半导体部件。
61.第一半导体部件110可以通过导电通孔204电耦接到重分布层108，第二半导体部件128可以通过导电通孔124和导电柱120电耦接到重分布层108。特别地，重分布层108可以集成来自第一半导体部件110和第二半导体部件128的信号。即，根据一些实施例，第一半导体部件110通过导电通孔204、重分布层108、导电柱120和导电通孔124电耦接到第二半导体部件128。由于第一半导体部件110和第二半导体部件128没有通过cu
‑
cu接合技术连接，所以可以防止相关问题。需要注意的是，本实施例中重分布层108是在具有第一半导体部件110和导电通孔204之后再形成的。本实施例中第一半导体部件110和第二半导体部件128通
过重分布层108的布线进行电连接；此外，在第一半导体部件110的导电通孔204上(图中为下表面)形成的重分布层108的布线是绕线(例如经过蚀刻等制程形成)。
62.如图3所示，粘合层302可以形成在第一半导体部件110的第二表面110b上。粘合层302可以是晶粒附着膜(die attach film，daf)、背面涂布带(backside coating tape，lc)胶带、半固化片材料等或其组合。粘合层302可以由环氧树脂或任何合适的材料制成。本实施例中第一半导体部件110和第二半导体部件128的主动面均朝向基板102，因此本实施例中提供了另一种半导体封装结构的实现方式，也提供了另一种制造过程，这样可以满足各种所需的制程要求。
63.图4是根据本发明的一些其他实施例的半导体封装结构400的截面图。应当注意，半导体封装结构400可以包括与图2所示的半导体封装结构200相同或相似的部件，并且为了简单起见，将不再详细讨论那些部件。在以下实施例中，第一半导体部件110和第二半导体部件128具有相似的尺寸。可以去除导电柱(例如，如图2所示的导电柱120)。本实施例中第一半导体部件110和第二半导体部件128可以具有相同的尺寸，以满足不同的封装需求。通孔202可以用于所需的电连接，以满足不同的设计要求，增加设计的弹性。
64.如图4所示，第一半导体部件110包括一个或多个用于双面连接的通孔202。即，第一半导体部件110的相对表面可以用于连接。第一半导体部件110可以具有第一表面110a和与第一表面110a相对的第二表面110b。第一表面110a可以比第二表面110b更靠近重分布层108。如图4所示，第一半导体部件110包括一个或多个通孔202，其从第一半导体部件110的第一表面110a延伸到第一半导体部件110的第二表面110b，并具有基本垂直的侧壁，但是本发明不限于此。通孔202可以具有其他构造。
65.通孔202可以由诸如金属的任何导电材料形成。例如，通孔202可以由铜、钛、钨、铝等或其组合形成。第一半导体部件110可以在第一表面110a上具有多个导电通孔204，并且在第二表面110b上具有多个导电通孔112。通孔202可以电耦接到导电通孔112和导电通孔204，并且可以通过导电通孔204电耦接到重分布层108。
66.第二半导体部件128可以在第一表面128a上具有多个导电通孔124，并且第二半导体部件128的第二表面128b可以暴露。多个凸块结构116可以设置在导电通孔124和导电通孔112之间并且电耦接到导电通孔124和导电通孔112。因此，第二半导体部件128可以通过导电通孔124、凸块结构116、导电通孔112、通孔202和导电通孔204电耦接到重分布层108。
67.由于导电通孔112和导电通孔124通过凸块结构116连接，因此可以消除cu
‑
cu接合技术。因此，降低了制造难度，并且可以提高成品率。制造成本也可以降低。凸块结构116可以用于连接具有不同尺寸的半导体部件(例如，在半导体封装结构100、200和300中)，并且可以用于连接具有相似尺寸的半导体部件(例如，在半导体封装结构400中)。
68.图5是根据本发明的一些其他实施例的半导体封装结构500的截面图。应当注意，半导体封装结构500可以包括与图1所示的半导体封装结构100相同或相似的部件，并且为了简单起见，将不再详细讨论那些部件。在以下实施例中，第一半导体部件110设置在基板102和重分布层108之间。
69.如图5所示，重分布层108可以具有第一表面108a和与第一表面108b相对的第二表面108b。第一表面108a可以比第二表面108b更靠近基板102。第一半导体部件110可以设置在重分布层108的第一表面108a上。重分布层108可以横向地延伸超过第一半导体部件110
的侧壁。多个凸块结构116和多个导电通孔112可以可以将第一半导体部件110设置在第一半导体部件110和重分布层108之间，并且可以将第一半导体部件110电耦接到重分布层108。
70.根据一些实施例，半导体封装结构500包括在重分布层108的第一表面108a上的多个凸块结构502。凸块结构502可以形成在重分布层108和基板102之间，并且可以将重分布层108电耦接到基板102。也就是说，信号从凸块结构502输出到基板102。凸块结构502包括诸如金属的导电材料。例如，凸块结构502可以由铜、钛、钨、铝等或其组合制成。凸块结构502可以是微凸块，受控塌陷芯片连接(c4)凸块、球栅阵列(bga)球等或其组合。
71.凸块结构502可以与第一半导体部件110相邻。凸块结构502可以设置在第一半导体部件110的相对侧，并且凸块结构502的数量可以相同或不同。另外，凸块结构502的高度可以基本等于第一半导体部件110、导电通孔112和凸块结构116的总高度。
72.第一半导体部件110和凸块结构502可以由底部填充材料504包围。导电通孔112和凸块结构116也可以由底部填充材料504包围。在一些实施例中，底部填充材料504是底部填充材料504。在基板102和重分布层108之间形成间隙，并填充第一半导体部件110和凸块结构502之间的间隙以提供结构支撑。
73.在一些实施例中，可以在第一半导体部件110和凸块结构502在基板102和重分布层108之间形成之后，用毛细力来分配底部填充材料504。然后，底部填充材料504可以使用合适的固化过程来固化，例如热固化过程、紫外线(uv)固化过程等。底部填充材料504可以由诸如环氧树脂的聚合物形成。
74.底部填充材料504可以覆盖基板102的顶表面的一部分，并且基板102的顶表面的另一部分可以暴露。底部填充材料504可以延伸到重分布层108的侧壁，并且可以覆盖重分布层108的侧壁的一部分。
75.第二半导体部件128可以布置在重分布层108的第二表面108b上。多个导电通孔124可以布置在第二半导体部件128和重分布层108之间，并且可以将第二半导体电耦接。第二半导体部件128可以通过导电通孔124、重分布层108和凸块结构502电耦接到基板102的布线结构。
76.根据一些实施例，第一半导体部件110通过导电通孔112、凸块结构116、重分布层108和导电通孔124电耦接到第二半导体部件128。特别地，重分布层108可以集成来自第一半导体部件110和第二半导体部件128的信号。因此，可以防止与cu
‑
cu接合技术有关的问题。本实施例中，在形成重分布层108之后，再安装第一半导体部件110，因此使用了凸块结构116电连接重分布层108的布线与第一半导体部件110的导电通孔112。本实施例中第一半导体部件110还可以使无源器件或被动器件等等。本实施例中第一半导体部件110和第二半导体部件128均通过凸块结构502连接到基板102。第一半导体部件110和第二半导体部件128主动面相互面对。
77.总而言之，本发明提供了具有通过凸块结构和/或通过重分布层堆栈的半导体部件的半导体封装结构。在一些实施例中，半导体部件通过凸块结构连接。在一些其他实施例中，来自半导体部件的信号可以通过再分配层集成。因此，可以消除由于cu
‑
cu接合技术而导致的关键制程。即，可以降低制造难度，从而可以提高成品率。制造成本也可以降低。而且，可以实现对不同芯片尺寸的灵活性以及与不同代芯片的异构集成。在一些实施例中，散
热问题也可以解决。
78.本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。