一种电容结构、半导体器件以及电容结构制备方法与流程

本发明涉及半导体技术领域，尤其涉及一种电容结构、半导体器件以及电容结构制备方法。

背景技术：

随着半导体器件的集成度增加，在半导体器件的制备过程中开始关注于形成较小尺寸的电容结构。电容结构的减小可以通过减小电容结构中上电极和下电极之间电容介电层厚度实现，然而电容介电层厚度的减小会极大的增加漏电流，容易引起电容介电层的击穿，使上电极和下电极之间发生短路。

技术实现要素：

本发明要解决的技术问题是：如何有效减少电容结构中的上电极和下电极之间的漏电流。

为解决上述技术问题，本发明提供了一种电容结构、半导体器件以及电容结构制备方法。

本发明的第一个方面，提供了一种电容结构，其包括：

下电极；

依次形成在所述下电极上的电容介电结构、第一非金属氮化物层和上电极。

在一些实施例中，所述第一非金属氮化物层包括氮化硼层和/或硅硼氮层。

在一些实施例中，所述电容结构还包括：

第二非金属氮化物层，所述第二非金属氮化物层设置在所述下电极和所述电容介电结构之间。

在一些实施例中，所述第二非金属氮化物层和所述第一非金属氮化物层的厚度不同。

在一些实施例中，所述第一非金属氮化物层的厚度小于所述电容介电结构的厚度。

在一些实施例中，所述电容介电结构包括堆叠结构。

在一些实施例中，所述电容介电结构包括以下至少两种材料的堆叠结构：氧化锆、氧化铝、氧化铪和氧化钛。

在一些实施例中，所述电容介电结构包括依次堆叠设置的氧化锆层、氧化铝层和氧化锆层。

在一些实施例中，所述电容介电结构包括依次堆叠设置的氧化钛层、氧化铪层、氧化铝层和氧化铪层。

在一些实施例中，所述电容结构还包括：导电层，所述导电层覆盖所述上电极。

本发明的第二个方面，提供了一种半导体器件，其包括：

基底；以及，

如上任意一项所述的电容结构，所述电容结构设置在所述基底上。

本发明的第三个方面，提供了一种电容结构制备方法，其包括：

沉积下电极；

在所述下电极上依次形成电容介电结构、第一非金属氮化物层和上电极。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本发明提供的电容结构，该电容结构包括下电极，依次形成在下电极上的电容介电结构、第一非金属氮化物层和上电极。通过在上电极和电容介电结构之间设置具有较高功函数的第一非金属氮化物层，能够有效减少上电极中的电流向电容介电结构中扩散，抑制了正偏置或负偏置下的漏电流，避免了电容介电结构被击穿，从而能够有效提高器件性能。

附图说明

通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：

图1示出了本发明实施例一提供的一种电容结构示意图；

图2示出了本发明实施例二提供的一种电容结构示意图；

图3示出了本发明实施例提供的半导体器件结构示意图；

图4示出了本发明实施例提供的一种电容结构制备方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。

随着半导体器件的集成度增加，在半导体器件的制备过程中开始关注于形成较小尺寸的电容结构。电容结构的减小可以通过减小电容结构中上电极和下电极之间电容介电层厚度实现，然而电容介电层厚度的减小会极大的增加漏电流，容易引起电容介电层的击穿，使上电极和下电极之间发生短路。

有鉴于此，本发明提供了一种电容结构，该电容结构包括下电极，依次形成在下电极上的电容介电结构、第一非金属氮化物层和上电极。通过在上电极和电容介电结构之间设置具有较高功函数的第一非金属氮化物层，能够有效减少上电极中的电流向电容介电结构中扩散，抑制了正偏置或负偏置下的漏电流，避免了电容介电结构被击穿，从而能够有效提高器件性能。

实施例一

参见图1所示，图1示出了本发明实施例一提供的一种电容结构示意图，其包括：

下电极11；

依次形成在下电极11上的电容介电结构12、第一非金属氮化物层13和上电极14。

其中，下电极11可以为多晶硅层、金属层、金属氮化物层或掺杂的多晶硅层。下电极11可以采用物理气相沉积工艺、化学气相沉积工艺或者等离子体沉积工艺形成。

在本发明实施例中，电容介电结构12可以为堆叠结构，电容介电结构12可以包括以下至少两种材料的堆叠结构：氧化锆、氧化铝、氧化铪和氧化钛。在一些实施例中，电容介电结构12可以包括依次堆叠设置的氧化锆层(zro2)、氧化铝层(al2o3)和氧化锆层(zro2)，形成zaz结构。在另一些实施例中，电容介电结构12还可以包括依次堆叠设置的氧化钛层(tio2)、氧化铪层(hfo2)、氧化铝层(al2o3)和氧化铪层(hfo2)。通过将具有高介电常数的材料层与具有较宽带隙的材料层如氧化铝层结合形成堆叠的电容介电结构12，在具有较高电容值的同时还可以减小漏电。

在本发明实施例中，第一非金属氮化物层13可以包括氮化硼层和/或硅硼氮层，通过设置具有较高功函数的第一非金属氮化物层13，能够有效减少上电极14中的电流向电容介电结构12中扩散。在一些实施例中，第一非金属氮化物层13的厚度可以小于电容介电结构12的厚度。

上电极14可以由金属氮化物形成，在本发明实施例中，上电极14可以为氮化钛层。可以采用物理气相沉积工艺、化学气相沉积工艺或者等离子体沉积工艺形成形成覆盖第一非金属氮化物层13的上电极14。

为了防止后续进行切割工艺时，由于应力引起电容结构开裂，在本发明实施例中，还可以在上电极14上设置有导电层15，在一些实施例中，导电层15可以为掺杂有硼原子的硅化锗层，其中，可以通过使用硅源气体、锗源气体和含硼掺杂剂气体来形成掺杂有硼原子的硅化锗层。

以上为本发明实施例提供的一种电容结构，该电容结构包括下电极11，依次形成在下电极11上的电容介电结构12、第一非金属氮化物层13和上电极14，通过在上电极14和电容介电结构12之间设置具有较高功函数的第一非金属氮化物层13，能够有效减少上电极14中的电流向电容介电结构12中扩散，抑制了正偏置或负偏置下的漏电流，避免了电容介电结构12被击穿，从而能够有效提高器件性能。另外，还可以在上电极14上设置导电层15，防止后续进行切割工艺时，由于应力引起电容结构开裂。

为了进一步改善电容结构的漏电性，还可以在电容介电结构和下电极之间设置第二非金属氮化物层，具体可参见以下实施例二中的描述。

实施例二

参见图2所示，图2示出了本发明实施例二提供的一种电容结构示意图，其包括：

下电极21；

依次形成在下电极21上的第二非金属氮化物层22、电容介电结构23、第一非金属氮化物层24和上电极25。

其中，下电极21可以为多晶硅层、金属层、金属氮化物层或掺杂的多晶硅层。下电极21可以采用物理气相沉积工艺、化学气相沉积工艺或者等离子体沉积工艺形成。

在一些实施例中，第二非金属氮化物层22可以采用和第一非金属氮化物层24相同的材料制成，作为示例，第二非金属氮化物层22可以包括氮化硼层和/硅硼氮层。在一些实施例中，还可以设置第二非金属氮化物层22和第一非金属氮化物层24的厚度不同。作为示例，可以设置第二非金属氮化物层22的厚度小于第一非金属氮化物层24的厚度。在其他实施例中，也可以设置第二非金属氮化物层22的厚度大于第一非金属氮化物层24的厚度。

在本发明实施例中，电容介电结构23可以为堆叠结构，电容介电结构23可以包括以下至少两种材料的堆叠结构：氧化锆、氧化铝、氧化铪和氧化钛。在一些实施例中，电容介电结构23可以包括依次堆叠设置的氧化锆层(zro2)、氧化铝层(al2o3)和氧化锆层(zro2)，形成zaz结构。在另一些实施例中，电容介电结构23还可以包括依次堆叠设置的氧化钛层(tio2)、氧化铪层(hfo2)、氧化铝层(al2o3)和氧化铪层(hfo2)。通过将具有高介电常数的材料层与具有较宽带隙的材料层如氧化铝层结合形成堆叠的电容介电结构23，在具有较高电容值的同时还可以减小漏电。

在本发明实施例中，第一非金属氮化物层24可以包括氮化硼层和/或硅硼氮层，通过设置具有较高功函数的第一非金属氮化物层24，能够有效减少上电极25中的电流向电容介电结构24中扩散。在一些实施例中，第一非金属氮化物层24的厚度可以小于电容介电结构23的厚度。

上电极25可以由金属氮化物形成，在本发明实施例中，上电极25可以为氮化钛层。可以采用物理气相沉积工艺、化学气相沉积工艺或者等离子体沉积工艺形成覆盖第一非金属氮化物层24的上电极25。

为了防止后续进行切割工艺时，由于应力引起电容结构开裂，在本发明实施例中，还可以在上电极25上设置有导电层26，在一些实施例中，导电层26可以为掺杂有硼原子的硅化锗层，其中，可以通过使用硅源气体、锗源气体和含硼的掺杂剂气体来形成掺杂有硼原子的硅化锗层。

以上为本发明实施例二提供的一种电容结构，该电容结构包括下电极21，依次形成在下电极21上的第一非金属氮化物层22、电容介电结构23、第二非金属氮化物层24和上电极25，通过在上电极25和电容介电结构23之间设置具有较高功函数的第一非金属氮化物层24并在下电极21和电容介电结构23之间设置第二非金属氮化物层22，在有效减少上电极25中的电流向电容介电结构23中扩散，避免了电容介电结构23被击穿的同时，还能进一步有效抑制正偏置或负偏置下的漏电流，极大的提高了器件性能。另外，还可以在上电极25上设置导电层26，防止后续进行切割工艺时，由于应力引起电容结构开裂。

本发明的另一方面，还提供了一种半导体器件，具体请参见以下实施例三的描述。

实施例三

参见图3所示，图3示出了本发明实施例提供的半导体器件结构示意图，其包括：

基底20；以及，

如上实施例一或实施例二所述的电容结构，电容结构设置在基底20上。

在该实施例中，将基于如上实施例二中所述电容结构为例进行描述。

在本发明实施例中，基底20可以为硅、锗、多晶硅或绝缘体上硅等材料。

电容结构可以包括：下电极21；依次形成在下电极21上的第二非金属氮化物层22、电容介电结构23、第一非金属氮化物层24、上电极25和导电层26。

其中，下电极21可以设置为柱状结构，下电极21的外侧壁还可以设置有支撑结构27，第二非金属氮化物层22随形覆盖下电极21、支撑结构27、支撑结构27下方的基底20、与支撑结构27相邻下电极21的部分外侧壁以及支撑结构27的下表面，还可以依次设置随形覆盖第二非金属氮化物层22的电容介电结构23和第一非金属氮化物层24，上电极25覆盖第一非金属氮化物层24并填充设置有支撑结构27的相邻下电极21之间的区域，导电层26覆盖上电极25，在一些实施例中，导电层25中还可以掺杂有硼原子。

下电极21、第二非金属氮化物层22、电容介电结构23、第一非金属氮化物层24、上电极25以及导电层26可以采用和本发明实施例二中相应结构相同的方式以及材料设置，为了简要起见在此不再赘述，具体可参见以上实施例二中的描述。另外，支撑结构27可以包括碳氮化硅、碳氧化硅或碳氮氧化硅。

以上为本发明实施例提供的一种半导体器件结构示意图，该半导体器件可以包括基底20，以及设置在基底20上的、如上实施例一或实施例二所述的电容结构，该半导体器件可以达到与上述实施例一或实施例二相同的有益效果。

相应的，本发明还提供了一种电容结构制备方法，具体请参见以下实施例四中的描述。

实施例四

参见图4所示，图4示出了本发明实施例提供的一种电容结构制备方法的流程示意图，其包括：

步骤s401：沉积下电极。

步骤s402：在下电极上依次形成电容介电结构、第一非金属氮化物层和上电极。

在本发明实施例中，步骤s401可以具体为，采用物理气相沉积工艺、化学气相沉积工艺或者等离子体沉积工艺沉积下电极。

在步骤s402中，可以采用和s401相同的沉积工艺形成电容介电结构、第一非金属氮化物层和上电极。其中，第一非金属氮化物层可以包括氮化硼层和/或硅硼氮层。

在其他实施例中，还可以沉积覆盖上电极的导电层。导电层可以为掺杂硼原子的硅化锗层，形成导电层可以为：使用硅源气体、锗源气体和含硼掺杂剂气体来形成掺杂有硼原子的硅化锗层。

以上为本发明实施例提供的一种电容结构制备方法，通过沉积下电极，以及在下电极上依次形成电容介电结构、第一非金属氮化物层和上电极，该方法在上电极和电容介电结构之间设置具有较高功函数的第一非金属氮化物层，能够有效减少上电极中的电流向电容介电结构中扩散，抑制了正偏置或负偏置下的漏电流，避免了电容介电结构被击穿，从而能够有效提高器件性能。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。