存储器器件及其形成方法与流程

1.本发明的实施例涉及存储器器件及其形成方法。


背景技术：

2.二维(2d)存储器阵列在电子器件中很普遍，并且可包括例如nor闪存阵列、nand闪存阵列、动态随机存取存储器(dram)阵列等。然而，2d存储器阵列已达到缩放极限，并因此也达到存储器密度的极限。三维(3d)存储器阵列是用于增加存储器密度的有前途的候选，并且可包括例如3dnand闪存阵列、3d nor闪存阵列等。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种存储器器件，包括：多个堆叠件，位于衬底上方，每个堆叠件包括由介电条分离的多层导电条，其中，导电条各自包括第一侧壁，介电条各自包括第二侧壁，并且第一侧壁从第二侧壁向内凹进以限定堆叠件内的凹进区域；数据存储膜，布置在凹进区域中的一个中；导电线，沿着导电条与介电条的堆叠方向延伸；以及沟道层，位于数据存储膜与导电线之间。
4.根据本发明实施例的另一个方面，提供了一种存储器器件，包括：三维存储器单元阵列，在金属互连结构中布置在两个相邻金属互连层之间，存储器单元中的每个包括源极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、控制栅极以及控制栅极与沟道之间的数据存储膜；以及堆叠件阵列，每个堆叠件包括由介电条分离的多个竖直堆叠的导电条，其中，导电条水平延伸以提供多个控制栅极；位线，竖直延伸，位线中的每个与多个漏极侧连接；以及源极线，竖直延伸，源极线中的每个与多个源极侧连接；其中，三维阵存储器单元列包括存储器单元的竖直重复布置，其中，三维阵存储器单元列包括竖直相邻的存储器单元；并且竖直相邻的存储器单元的数据存储膜是不连续的。
5.根据本发明实施例的又一个方面，提供了一种形成存储器器件的方法，方法包括：形成一行堆叠件，每个堆叠件包括由介电条分离的导电条；经由堆叠件之间的沟槽选择性地蚀刻导电条以在堆叠件中形成凹槽；沉积数据存储膜，以使得数据存储膜的第一部分沉积在堆叠件中的凹槽内；在数据存储膜上方沉积沟道层；用第二电介质填充沟槽；穿过第二电介质蚀刻开口；以及用导电材料填充开口以形成源极线和位线。
附图说明
6.当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1a示出第一3d存储器阵列的透视图，该第一3d存储器阵列是根据本教导的一些方面的3d存储器阵列。
8.图1b以平面b示出图1a的3d存储器的竖直截面。
9.图1c以平面c示出图1a的3d存储器的水平截面。
10.图2是示出具有图1a的3d存储器阵列的集成电路的俯视图。
11.图3示出包括图1a的3d存储器阵列的集成电路的截面。
12.图4提供图1a的3d存储器阵列的等效电路图。
13.图5a至图5b示出第二3d存储器阵列的竖直和水平截面，该第二3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
14.图6a至图6b示出第三3d存储器阵列的竖直和水平截面，该第三3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
15.图7a至图7b示出第四3d存储器阵列的竖直和水平截面，该第四3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
16.图8a至图8b示出第五3d存储器阵列的竖直和水平截面，该第五3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
17.图9a至图9b示出第六3d存储器阵列的竖直和水平截面，该第六3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
18.图10a至图10b示出第七3d存储器阵列的竖直和水平截面，该第七3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
19.图11a至图11b示出第八3d存储器阵列的竖直和水平截面，该第八3d存储器阵列是根据本教导的一些其他方面的3d存储器阵列。
20.图12a和图12b至图22a和图22b是一系列成对的俯视图和截面图，该等图举例说明根据本教导的形成包括具有第一3d存储器阵列的部件的3d存储器阵列的器件的方法。
21.图23和图24提供图12a和图12b至图22a和图22b的方法的变型的俯视图，该变型可用于形成具有第七3d存储器阵列的部件的3d存储器阵列。
22.图25至图31提供示出根据本教导的一些方面的形成具有凹槽的介电条/导电条堆叠件的替代方法的截面图。
23.图32至图36提供一系列截面图，该等截面图示出图12a和图12b至图22a和图22b的方法的变型，该变型可用于形成具有第二或第三3d存储器阵列的部件的存储器阵列。
24.图37a至图37b俯视图和截面图，这些图举例说明图12a和图12b至图22a和图22b的方法的变型，这些变型可用于形成具有第四或第六3d存储器阵列的部件的存储器阵列。
25.图38a和图38b至图44a和图44b提供成对的俯视图和截面图，这些图举例说明图12a和图18b至图22a和图22b的方法的变型，该变型可用于形成具有第五3d存储器阵列的部件的存储器阵列
26.图45至图48提供流程图，该等流程图示出根据本教导的可用于形成3d存储器阵列的各种方法。
具体实施方式
27.本发明提供了许多不同实施例或实例，用于实现本发明的不同部件。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不
直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
28.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向之外的在使用或操作中的器件的不同方向。可以其他方式对装置进行取向(旋转90度或处于其他取向)，而且可相应地解释其中所使用的空间相关描述符。
29.在一种类型的三维(3d)存储阵列中，竖直膜提供数据存储结构和沟道。竖直是指膜相对于上面布置3d存储器阵列的表面的取向。该表面可以是从半导体晶圆切割出的管芯的表面。在表面上形成的薄膜将是水平膜。竖直膜可几乎垂直于水平膜。这种取向限制了沉积后图案化的选择。光刻可在膜的边缘进行，但光刻可提供一维图案化而不是二维图案化。一维图案化使竖直数据存储膜在竖直相邻的单元之间连续。
30.由于这种连续性，具有包括竖直数据存储膜的结构的3d存储器仅被用于数据存储膜可跨阵列中的多个单元连续的存储器类型。一种这样的存储器类型是铁电存储器。在铁电存储器中，数据存储膜包含电偶极子，并且可使用编程或擦除操作来布置电偶极子的方向。偶极子取向改变对应沟道导通的栅极电压。膜的一个区域中的偶极子可保持第一取向以为第一存储器单元提供第一阈值电压，而膜的第二区域中的偶极子可保持第二取向以为第二存储器单元提供第二阈值电压。偶极子不会跨膜明显扩散。然而，已经发现，对于3d铁电存储器阵列，一个存储器单元的编程会干扰竖直相邻的单元的阈值电压。
31.根据本教导，可通过消除存储器单元之间的全部或部分数据存储膜来解决一个存储器单元的编程干扰3d存储器阵列中的竖直相邻存储器单元的编程状态的问题。不受理论的束缚，据信存储器单元之间的铁电膜中的偶极子可通过用于对竖直相邻的存储器单元中的一个或另一个进行编程的电场的边缘来取向。随着存储器密度的增加，存储器单元之间的数据存储膜中取向偶极子的浓度可能变得足以显著影响一个或另一个存储器单元的阈值电压。对于水平相邻的存储器单元还未观察到干扰问题。因此，在这些教导中的一些中，3d存储器阵列的数据存储膜在水平相邻的存储器单元之间是连续的。用于使数据存储膜在水平相邻的存储器单元之间不连续的结构会在阵列中引入空间。保持膜连续可提高存储密度。
32.在形成3d存储器阵列的一种方法中，交替沉积控制栅极层与介电层以形成宽堆叠件。在宽堆叠件中形成沟槽，以形成一行窄堆叠件，每个堆叠件包括由介电条竖直分离的多层导电条。在窄堆叠件之间的沟槽中沉积一层或多层，包括数据存储膜，以提供数据存储结构。沟道层可沉积在数据存储结构上方。数据存储膜和沟道层沉积在窄堆叠件的侧面(沟槽的侧面)上，由此数据存储膜和沟道层是竖直的。可在与沟道层相邻的沟槽内形成竖直取向的导电线。在所得存储器阵列中，存储器单元在每个窄堆叠件的侧面上竖直和水平地布置。
33.本教导的一些方面涉及一种3d存储器阵列，该3d存储器阵列具有至少部分地由一个或多个竖直膜提供的数据存储结构，该一个或多个竖直膜不在竖直相邻的存储器单元之间延伸。该存储器阵列包括交替堆叠在衬底上方的导电条与介电条。导电条从介电条横向凹进。换句话说，导电条相对于介电条在堆叠内凹陷以限定凹进区域(也称为凹槽)。数据存储膜可布置在凹进区域内。数据存储膜的沉积在凹进区域之外的任何部分可能已被有效除
去，由此数据存储膜在3d存储阵列内在层之间基本不连续。每层中的数据存储膜可具有与该层中的导电条的上下边界对准的上下边界。每层内的数据存储膜可具有与数据存储膜上方和下方的介电条的横向边界对准的横向边界。
34.在一些实施例中，数据存储膜包含在凹进区域内。在一些实施例中，数据存储膜填充凹进区域。在一些实施例中，数据存储结构和沟道层一起填充凹进区域。在一些实施例中，沟道层在层与层之间是不连续的。在一些实施例中，沟道层和数据存储膜都包含在凹进区域内。在一些实施例中，沟道层部分在凹进区域内，部分在凹进区域之外，并竖直延伸穿过3
‑
d存储器阵列的多个单元。
35.本教导的一些方面涉及一种形成存储器器件的方法。该方法开始于沉积栅极层和介电层以形成主堆叠件。栅极层可以是栅电极材料或伪材料。在主堆叠件中形成沟槽以形成一行窄堆叠件，每个堆叠件包括交替的导电条与介电条。然后通过选择性蚀刻工艺使导电条相对于介电条凹进。使导电条凹进会在窄堆叠件中形成凹槽。如果导电条最初由伪材料形成，则可在选择性蚀刻工艺之前将伪材料替换成栅电极材料。沉积数据存储膜，以使得数据存储膜的第一部分沉积在凹槽内。在一些实施例中，通过原子层沉积(ald)沉积数据存储膜。数据存储膜的第二部分可沉积在包括在导电条之间的介电条上的凹槽的之外。在一些实施例中，通过诸如等离子蚀刻的各向异性蚀刻工艺除去数据存储膜的第二部分。蚀刻可仅留下数据存储膜的第一部分，该第一部分是在凹槽内的那部分。在一些实施例中，使用各向同性蚀刻工艺来将数据存储膜在凹槽内凹进。
36.该方法可继续进行任何附加层的沉积，这些附加层完成数据存储结构的形成，然后完成沟道层。在一些实施例中，凹槽由数据存储结构填充。在一些实施例中，沟道层的一部分沉积在凹槽中。在一些实施例中，在第一沟道层之后沉积第二沟道层。第二沟道层可与第一沟道层结合以提供期望的沟道厚度。在沉积第二沟道层之前，可执行各向异性蚀刻工艺或第二各向异性蚀刻工艺以除去第一沟道层的在凹槽之外的部分。此方法可使沟道层具有基本平坦的表面。
37.在一些实施例中，在形成凹槽之前，沿着沟槽的长度周期性地形成单元间电介质的栓塞。插头水平分离期望的存储器单元位置。可沉积电介质以填充沟槽，可通过诸如cmp等平坦化工艺除去沟槽之外的电介质，可形成掩模，并且可对电介质进行蚀刻图案化以限定介电塞。这些塞可能会中断凹槽，使凹槽在水平方向上分开，并阻止数据存储膜在水平相邻的单元之间延伸。该方法可用于提供在整个3d存储器单元阵列中从单元到单元不连续的数据存储膜。使数据存储结构在整个3d存储器阵列中从一个单元到另一个单元不连续增加了可采用的数据存储结构的多样性。单元到单元的隔离使得数据存储膜可以是例如导电浮置栅极等。
38.可选地，可在形成凹槽之后、在沉积数据存储膜之后或在沉积沟道层之后形成介电塞。在所有这些情况下，沟槽最终都填充有单元内电介质。可在单元内电介质中蚀刻开口，并用导电材料填充开口以形成竖直导电线，诸如3d阵列中的存储器单元的源极线和位线。
39.本教导的一些方面涉及一种存储器器件，该器件具有布置在两个相邻金属互连层之间的3d存储器单元阵列。金属互连层以可布置在半导体衬底上方的金属互连结构竖直分布。存储器单元中的每个包括源极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、控制栅
极以及控制栅极与沟道之间的数据存储结构。3d阵列内的堆叠件阵列各自包括由介电条分离的多层导电条。导电条在水平方向上延伸以连接多个控制栅极。位线竖直延伸穿过37d阵列，每个位线与多个漏极侧耦合。源极线也竖直延伸穿过3d阵列，每个源极线与多个源极侧耦合。
40.3d阵列中的存储器单元以竖直重复的图案分布，由此3d阵列包括竖直相邻的存储器单元。竖直相邻的存储器单元的数据存储结构是不连续的。在一些实施例中，通过在堆叠件的侧面的凹槽中形成数据存储结构来使数据存储结构不连续。凹槽形成在导电条上方。在一些实施例中，数据存储结构在导电条的侧面上选择性地生长，或以其他方式制成竖直不连续的。在一些实施例中，在3
‑
d阵列中的数据存储结构在水平相邻的单元之间是连续的。在一些其他实施例中，3
‑
d阵列中的数据存储结构沿着水平方向以及任何其他方向是不连续的。介电塞可填充在堆叠件之间的沟槽中周期性分布的空间。
41.图1a示出根据本教导的一些方面的存储器单元101a的第一3d存储器阵列100a的透视图。图1b沿着图1a的平面b示出第一3d存储器阵列100a的截面。图1c示出沿着图1a的平面c的截面。图1b和图1c中的线bc在平面b和平面c的相交处。平面b是竖直的。平面c是水平的。
42.在第一3d存储器阵列100a内布置一行堆叠件135a。每个堆叠件135a具有由介电条131a分离的多个层141a至141d中的导线条123a。此实例示出四个层141a至141d，但堆叠件135a可具有更大或更小的层数。介电条131a具有介电侧壁129a。导电条123a具有相对于介电侧壁129a凹进的栅极侧壁125a，以在堆叠件135a中产生凹槽127a。也称为凹进区域的凹槽127a是与导电条123a相邻并且在沿着竖直方向延伸的截面中从介电侧壁129a向内的区域，该竖直方向是堆叠135a的堆叠方向。栅极侧壁125a是凹形的并相对于介电侧壁129a凹进距离d1。包括源极线103a和位线119a的源极/漏极结构被竖直地定向并布置在堆叠件135a之间。
43.数据存储膜111a布置在凹槽127a内并填充凹槽127a。数据存储膜111a具有与相邻导电条123a的上边界153a对准的上边界155a。对准是由于上边界155a和上边界153a是水平的并处于相同高度而导致的竖直对准。同样，数据存储膜111a具有与相邻的导电条123a的下边界163a对准的下边界161a。在层141a至141c内，上边界153a和上边界155a邻接上面的介电条131a。在层141b至141d内，下边界161a和下边界163a邻接下面的介电条131a。数据存储膜111a的侧壁126a与竖直相邻的介电条131a的介电侧壁129a对准。侧壁126a和侧壁129a都可以是基本竖直的，并且对准可以是水平对准。
44.存储器单元101a可形成在包括第一侧133a和第二侧133b的堆叠件135a的两个相对侧133a至133b中的每个上。存储器单元101a在第一侧133a和第二侧133b上水平和竖直地布置。存储器单元101a的水平定位可从一侧到另一侧变化，以在第一侧133a上的存储器单元101a与第二侧133b上的存储器单元101a之间交错，但重复存储器单元101a的布置从一层到另一层。
45.每个存储器单元101a包括控制栅极109a、数据存储结构108a、沟道113a、源极侧105a和漏极侧117a。控制栅109a由导电条123a提供。单个导电条123a可为多个存储器单元101a提供控制栅109a，所述多个存储器单元包括沿着导电条123a的长度水平相邻的存储器单元101a和位于导电条123a的相对侧133a和133b上的存储器单元101a。沟道113a、源极侧
105a和漏极侧117a全部由沟道层107a提供。源极侧105a是沟道层107a的与源极线103a相邻的部分。漏极侧117a是沟道层107a的与位线119a相邻的部分。沟道113a是沟道层107a的位于源极侧105a与漏极侧117a之间的一部分。
46.沟道层107a竖直延伸穿过层141a至141d，以提供用于多个存储器单元101a的沟道113a、源极侧105a和漏极侧117a。在一些实施例中，沟道层107a跨堆叠件135a的长度和高度是连续的。沟道层107a的部分可为堆叠件135a的第一侧133a或第二侧133b上的所有水平和竖直分布的存储器单元101a提供沟道113a、源极侧105a和漏极侧117a。
47.图2示出集成电路200中的第一3d存储器阵列100a的俯视图。图3示出集成电路200的局部截面图。如这些图所示，导电条123a可延伸超过第一3d存储器阵列100a的一端以逐渐改变长度，从而形成阶梯图案206，该阶梯图案允许导电条123a中的每个在穿过通孔209的覆盖金属互连层301d中耦合至栅极中的不同字线207。源极线201和位线203也可形成在金属互连层301d中。源极线布线201和位线布线203可相对于导电条123a和堆叠件135a交叉地延伸。每个源极线导电线201可通过通孔205耦合至多个源极线103a。每个位线203可耦合至多条位线119a。
48.图4提供用于第一3d存储器阵列100a的等效电路图400。如等效电路图400所示，每个存储器单元101a可用作晶体管。沿着导电条123a中的每个布置有m个存储器单元。存在各自具有n个层141a至141d的k个堆叠件135a，总共给出k*n个导电条123a。通过选择对应字线导电线207、位线导电线203和源极线导电线201，可单独对每个存储器单元101a进行寻址。在保持该部件的同时，可改变连接至每个字线导电线207的导电条123a的数量、连接至每个源极线导电线201的源极线103a的数量以及连接至每个位线导电线203的位线119a的数量。
49.晶体管具有阈值栅极电压，在该阈值栅极电压下源极至漏极的连接从打开变为闭合。在存储器单元中，可通过写入和擦除操作改变该阈值以提供两个或更多个不同阈值电压。例如，数据存储结构可包括保持电偶极子的极化的数据存储膜111a。这些偶极子的取向可改变以调制控制栅极109a上的阈值电压，在该阈值电压下电场使沟道113a导电。这些电偶极子的第一方向提供可表示逻辑“1”的第一阈值电压，而第二方向提供可表示逻辑“0”的第二阈值电压。
50.在第一3d存储器阵列100a中，用于存储器单元101a中的一个的写入操作可包括：将对应字线导电线207设置为编程电压v
th
，同时将对应位线导电线203和对应源极线导电线201耦合至地。未选择的单元的位线203和源极线201可浮动或设置为诸如1/2v
dd
等电压。v
th
可以是存储器单元101a的最高可能阈值电压。对于擦除操作，在将对应位线导电线203和对应源极线导电线201接地并且将其他位线导电线203和源极线导电线201保持在
‑
1/2v
dd
的同时，可将对应字线导电线207设置为
‑
v
th
。读取操作可包括将字线导电线207设置为第一阈值电压与第二阈值电压之间的中间电压，例如1/2v
th
，将源极线导电线201设置为v
dd
，将位线导电线203设置为接地以及确定结果电流是高于还是低于阈值。
51.图2至图4示出可将第一3d存储器阵列100a中的存储器单元101a耦合在集成电路200内以实现读取、写入和擦除操作的一种方式。可使用任何其他合适的耦合，包括导致分别连接至每个源极线导电线201、位线导电线203和字线导电线207的源极线103a、位线119a和导电条123a的数量变化的交替耦合。图2至图3示出通过通孔209和通孔205进行的所有连接，该通孔和通孔连接至在第一3d存储器阵列100a上方的金属互连层301d中布置的源极线
导电线201、位线导电线203和字线导电线207，但可将这些连接中的一些或全部连接至第一3d存储阵列100a下方的金属互连层301c中的导电线。使用金属互连层301c和金属互连层301d两者进行这些连接可实现寄生电阻和电容的减小。
52.如图3所示，第一3d存储器阵列100a可在衬底309上方的金属互连结构315内布置在金属互连层301c与金属互连层301d之间。金属互连层301c和金属互连层301d可以是金属互连结构315中的第三和第四金属互连层、第四和第五金属互连层或任何其他一对相邻的金属互连层。衬底309可以是半导体衬底，并且可支撑场效应晶体管(fet)307和用于操作第一3d存储器阵列100a的其他器件。这些器件可通过金属互连结构315内的导电线303和通孔305连接至第一3d存储器阵列100a。
53.衬底309可以是从诸如硅晶圆等晶圆切出的管芯。衬底309可以是半导体衬底，诸如块状半导体、绝缘体上半导体(soi)衬底等。也可使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底309的半导体材料是或包括硅、锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟、硅锗、砷化镓磷化铝、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷化砷化铟镓或其组合等。衬底309可以是或包括介电材料。例如，衬底309可以是电介质衬底，或可包括位于半导体衬底上的介电层。介电材料可以是氧化物，诸如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；其组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等，或任何其他合适的电介质。
54.参考图3，衬底309具有主表面308。方向d4垂直于主表面308。方向d4在此称为竖直方向，并且也称为堆叠件135a的堆叠方向。方向d5垂直于方向d4，平行于主表面308，是导电条123a沿着其延伸的方向，并且在本文中称为水平方向。
55.在本发明的实例中，存储器单元是具有晶体管结构的类型，尽管本发明的概念对于具有任何类型的存储器单元的3d存储阵列都是有用的。在一些实施例中，存储器单元101a是铁电存储器单元，并且数据存储膜111a是铁电材料或包括铁电材料，该铁电材料包含电偶极子并保持那些偶极子的极化。可能合适的铁电材料的实例包括氧化铪锆(hfzro)、氧化铪铝(hfalo)、氧化镧(hflao)、氧化铈(hfceo)、氧化铪(hfo)、氧化铪硅(hfsio)、氧化铪钆(hfgdo)等。在一些实施例中，铁电材料是掺杂的氧化铪。在一些实施例中，掺杂的氧化铪处于正交相。在一些实施例中，掺杂剂以50％或更少的原子百分比存在。
56.在一些实施例中，数据存储膜111a的厚度t1介于约5纳米至约20纳米的范围内。在一些实施例中，厚度t1为约5至约10纳米。在一些实施例中，厚度t1为约10至约15纳米。如果数据存储膜111a是铁电材料并且厚度太小(例如，小于约5纳米)，则可能无法良好地保持极化并且可靠性可能低。如果厚度太大(例如，大于约20纳米)，则编程和擦除电压可能很大，并且对功率效率产生不利影响。
57.如果存储器单元101a是铁电存储器单元，则数据存储结构108a可包括跨多个存储器单元101a连续的数据存储膜111a。在铁电存储器中，数据存储膜111a可在不与相邻单元的数据存储膜电隔离的情况下本地存储信息。数据存储结构108a可还包括数据存储膜111a与沟道113a之间的栅介电层(未示出)。栅介电层可沉积为单独的层，或者可通过诸如数据存储膜111a与沟道层107a之间的反应等反应而自发形成。栅介电层可以是任何合适的材料。例如，栅介电层可以是或包括氧化硅(例如，sio2)、氧化铝(例如，al2o3)、氮氧化硅(例如，sion)、氮化硅(例如，si3n4)、氧化镧(例如，la2o3)、氧化钛锶(例如，srtio3)、非掺杂氧化
铪(例如，hfo2)、其组合等。在一些实施例中，栅介电层是或包括高k电介质，高k电介质是具有大于约3.9的介电常数的材料。在各种实施例中，栅介电层具有约3.9至15、约3.9至10或约10至15的介电常数。
58.在一些实施例中，栅介电层的厚度小于约2.5纳米。在一些实施例中，厚度为约1.5至约2.5纳米。在一些实施例中，厚度为约1.5至约1.8纳米。在一些实施例中，厚度为约1.7至约2.5纳米。如果厚度太小(例如，约1纳米或更小)，则数据保留可能会很低。如果厚度太大(例如，大于约2.5纳米)，则编程和擦除电压可能太大，或存储器窗口(即，高与低阈值电压之间的差)可能太小。高编程和擦除电压会降低功率效率。较小的存储器窗口会降低可靠性。
59.沟道层107a可以是或包括半导体。在一些实施例中，沟道层107a是或包括氧化物半导体。可适合于沟道层107a的氧化物半导体包括但不限于氧化锌(zno)、氧化铟钨(inwo)、氧化铟镓锌(ingazno)、氧化铟锌(inzno)、氧化铟镓锌锡(ingaznsno或igzto)、铟锡氧化物(insno或ito)、其组合等。在一些实施例中，沟道层107a是或包括多晶硅、非晶硅等。在一些实施例中，沟道层具有约2nm至约30nm的厚度。在一些实施例中，沟道层具有约2nm至约10nm的厚度。在一些实施例中，沟道层具有约5nm至约20nm的厚度。
60.在一些实施例中，存储器单元101a是浮置栅极存储器单元，并且数据存储结构108a是电荷存储结构。在这些实施例中，编程涉及在两个介电层之间从数据存储膜111a存储或除去电荷。两个介电层中的每个可以是氧化物，诸如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；其组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。数据存储膜111a也可以是这些类型中的一种或某种其他类型的电介质。例如，数据存储结构108a可以是ono结构，其中，数据存储结构108a是氮化物层并夹在两个氧化物层之间。
61.导电条123a是由一层或多层导电材料形成的导电结构。用于导电条123a的合适的导电材料可包括掺杂的多晶硅，诸如石墨烯和微晶石墨的基于导电碳的材料以及金属。在一些实施例中，导电材料包括金属。用金属形成导电条123a可提供具有低寄生电阻的紧凑设计。可使用的金属的一些实例是钨(w)、铜(cu)、钌(ru)、钼(mo)、钴(co)、铝(al)、镍(ni)、银(ag)、金(au)等及其合金。在一些实施例中，导电条123a还包括扩散势垒层、胶层或邻接介电条131a的其他此类层。可用于扩散势垒层或胶层的材料的一些实例是氮化钛(tin)、氮化钽(tan)、氮化钼(mon)、氮化锆(zrn)、氮化铪(hfn)等。在一些实施例中，扩散势垒层或胶层的一部分竖直地延伸穿过导电条123a的中心区域。此竖直部分可指示导电条是使用替换栅极工艺形成的，该替换栅极工艺将在下面更全面地描述。竖直部分可具有邻接介电条131a的扩散势垒层或胶层的一部分的厚度的大约两倍。在一些实施例中，导电材料是碳基的。形成基于碳的导体的导电条有助于蚀刻以形成堆叠件135a，并有助于蚀刻以形成凹槽127a。
62.源极线103a和位线119a也可由任何合适的导电材料形成。由导电条123a给出的实例也适用于源极线103a和位线119a。与导电条123a一样，源极线103a和位线119a也可包括胶层或扩散势垒层。
63.单元内电介质115a在对应于单个存储器单元101a的源极线103a与位线119a之间提供填充和绝缘。单元间介电塞121a在水平相邻的存储器单元101a的源极线103a与位线119a之间提供填充和绝缘。单元内电介质115a、单元间介电塞121a和介电条131a可以各自
是任何合适的电介质。用于这些结构的合适的电介质可以是例如氧化物，诸如氧化硅、氮化物，诸如氮化硅、碳化物，诸如碳化硅、其组合，例如氮氧化硅、碳氧化硅、碳氮化硅等。可为单元内电介质115a和单元间介电塞121a选择不同的电介质，以便提供有助于制造的蚀刻选择性。
64.在一些实施例中，介电条131a的高度h1和栅极条123a的高度h2各自介于约15nm至约90nm的范围内。在一些实施例中，高度h1介于约15nm至约45nm的范围内。在一些实施例中，高度h1介于约45nm至约90nm的范围内。在一些实施例中，高度h2介于约15nm至约30nm的范围内。在一些实施例中，高度h2介于约30nm至约60nm的范围内。在一些实施例中，高度h1大于高度h2。在一些实施例中，高度h2大于高度h1。在一些实施例中，高度h1在高度h2的三倍内。在一些实施例中，高度h1在高度h2的两倍内。
65.介电条131a的宽度w2也是堆叠件135a的宽度。在一些实施例中，宽度w2介于约20nm至约200nm的范围内。在一些实施例中，宽度w2介于约30nm至约160nm的范围内。导电条123b可变得更窄。导电条123b的最窄处的宽度可以是宽度w2减去数据存储膜111a的厚度t1。导电条123b的最宽处的宽度可以是宽度w2减去栅极侧壁125a相对于介电侧壁129a缩回的距离d1。在一些实施例中，距离d1介于约2nm至约20nm的范围内。在一些实施例中，距离d1介于约2nm至12nm的范围内。在一些实施例中，距离d1介于约2nm至约6nm的范围内。导电条123a比堆叠件135a的宽度窄。
66.源极线103a与位线119a可具有彼此类似的大小。在一些实施例中，源极线103a和位线119a的宽度w1和长度l2分别介于约20nm至约100nm的范围内。在一些实施例中，宽度w1和长度l2各自介于约30nm至约80nm的范围内。在一些实施例中，源极线103a和位线119a在水平面中的截面积介于约500nm2至约10,000nm2的范围内。在一些实施例中，面积介于约900nm2至约6,000nm2的范围内。
67.在一些实施例中，相邻堆叠件135a之间的宽度d2大约是源极线103a和位线119a的宽度w1加沟道层107a的厚度的两倍。在一些实施例中，宽度d2为约30nm至约200nm。在一些实施例中，宽度d2为约40nm至约140nm。
68.在一些实施例中，沟道113a的长度l1介于约30nm至约200nm的范围内。在一些实施例中，长度l1介于约60nm至约150nm的范围内。在一些实施例中，层141a至114d内的相邻存储器单元101a之间的间隔s1介于约30nm至约200nm的范围内。在一些实施例中，间隔s1介于约30nm至约100nm的范围内。在一些实施例中，间隔s1介于约60nm至约200nm的范围内。在一些实施例中，给定层141a至114d中的水平相邻的存储器单元101a之间的间隔s1大于高度h1，高度h1是竖直相邻的存储器单元101a之间的间隔。
69.图5a和图5b示出第二3d存储器阵列100b的截面。第二3d存储器阵列100b具有存储器单元101b，并总体上类似于第一3d存储器阵列100a，并具有对应部件，不同之处在于3d存储器阵列100b具有布置在堆叠件135b的凹槽127b内的沟道层107b。与第一3d存储器阵列100a的数据存储膜111a相比，数据存储膜111b的厚度跨栅极侧壁125a可更均匀。在形成用于源极线103a和位线119a的开口的同时，将沟道层107b放置在凹槽127b内还可用于防止沟道层107b被蚀刻。
70.为了为在凹槽127b中布置沟道层107b留出空间，使介电条131b宽于介电条131a，并且使凹槽127b深于凹槽127a。可使相邻堆叠件135b之间的距离更小，以使第二3d存储器
阵列100b保持与等效的第一3d存储器阵列100a相同的大小。数据存储膜111b的侧壁126b从介电侧壁129b缩回距离d7，该距离是沟道层107b的厚度。栅极侧壁125b从介电侧壁129b缩回距离d6。d6比距离d1大距离d7。d1是栅极侧壁125a从介电侧壁129a缩回的距离。
71.数据存储结构108b包括数据存储膜111b，并还可包括附加层，诸如介电层。数据存储结构108b与沟道层107b一起填充凹槽127b。沟道层107b可完全包含在凹槽127b内。沟道层107b具有与数据存储膜111b的上边界155b和导电条123b的上边界153b对准的水平上边界156b。沟道层107b具有与数据存储膜111b的下边界161b和导电条123b的下边界163b对准的水平下边界160b。在层141a至141c内，上边界156b、上边界155b和上边界156b分别邻接上面的介电条131b。在层141b至141d内，下边界160b、下边界161b和下边界163a分别邻接下面的介电条131b。沟道层107b具有侧壁164b，该侧壁与相邻介电条131b的介电侧壁129b对准。介电侧壁129b是平坦且竖直的，并从堆叠件135a面向外。沟道层107b还具有凸起的向内侧壁165b。
72.图6a和图6b示出第三3d存储器阵列100c的截面。第三3d存储器阵列100c具有存储器单元101c，并且与第一3d存储器阵列100a基本类似，不同之处在于第一3d存储器阵列100c具有沟道层107c，部分地布置在堆叠件135c的凹槽127c内并且部分地位于凹槽127c之外。凹槽127c形成在堆叠件135c中，并且由数据存储结构108c与沟道层107c的一部分一起填充。在一些实施例中，数据存储结构108c的侧壁126c相对于介电侧壁129c凹陷。在一些实施例中，侧壁126c不凹陷并与介电侧壁129c相遇。
73.介电条131c可具有与介电条131a相同的宽度，与介电条131b相同的宽度，或者在它们之间。凹槽127c可足够深，以使第三3d存储器阵列100c具有与第一3d存储器阵列100a相同的大小，并具有相等大小的源极线、位线和导电条。数据存储膜111c的厚度可比数据存储膜111a的厚度更均匀。使沟道层107c的一部分在凹槽127c之外可有助于向沟道层107c提供期望的厚度。沟道层107c可包括两个不同的层，一个层在凹槽127c内，而另一层在凹槽127c之外。在一些实施例中，沟道层107c具有面对源极线103c和位线119c的竖直侧壁164c以及面对导电条123c的凸侧壁165c。在一些实施例中，沟道层107c具有与侧壁126c和介电侧壁129c基本共形的形状。
74.图7a和图7b示出根据本教导的一些其他方面的第四3d存储器阵列100d的截面。第四3d存储器阵列100d具有存储器单元101d和与第一3d存储器阵列100a类似的许多元件，但具有选择性地形成在导电条123d上的数据存储膜111d。3d存储器阵列100a至100c的数据存储膜111a至111c形成在凹槽127a至127c中，因为该结构允许使用蚀刻工艺来使数据存储膜111a至111c在相邻层141a至141d之间不连续。选择性沉积使得数据存储膜111d在相邻层141a至141d之间不连续而没有蚀刻。因此，堆叠件135d不需要具有用于容纳数据存储膜111d的凹槽。堆叠件135d可比堆叠件135a更窄数据存储膜111d的厚度，同时保持与第一3d存储器阵列100a中的那些类似的其他尺寸。因为它们是通过选择性沉积或生长工艺形成的，所以每个数据存储膜111d可具有上边界153d，该上边界在对应导电条123d的上边界155d上方延伸大约数据存储膜111d的厚度。同样，每个数据存储膜111d可具有下边界161d，该下边界在导电条123d的下边界163d下方延伸大约数据存储膜111d的厚度。
75.图8a和图8b示出根据本教导的一些其他方面的第五3d存储器阵列100e的截面。第五3d存储器阵列100e大体类似于第一3d存储器阵列100a，并且具有除了下面指出的差异之
外的对应部件。在第五3d存储器阵列100e中，凹槽127e不延伸堆叠件135e的长度。凹槽127e不延伸经过单元间介电塞121e。凹槽127e具有与单元间介电塞121e相邻的端部114e(终端)。凹槽127e在单元间介电塞121e与导电条123e之间延伸不超过距离d8，该距离与凹槽127e的深度大致相同。单元间介电塞121e可在产生凹槽127e的蚀刻工艺之前形成。
76.每个存储器单元101e具有一个凹槽127e，并且数据存储膜111e容纳在凹槽127e内。结果，数据存储膜111e在水平相邻的存储器单元101e之间、竖直相邻的存储器单元101e之间以及第五3d存储阵列100e中的任意一对存储器单元之间不连续。因为数据存储膜111e是不连续的，所以与数据存储结构108a相比，数据存储结构108e存在更多选择。例如，数据存储结构108e可以是具有导电数据存储膜111e的浮置栅极，在它上面可存储储电荷以改变用于控制栅极109e的阈值电压。数据存储结构108e可包括在数据存储膜111e与沟道层107e和控制栅极109e中的每个之间的绝缘膜。
77.图9a和图9b示出根据本教导的一些其他方面的第六3d存储器阵列100f的截面。第六3d存储器阵列100f结合第四3d存储器阵列100d和第五3d存储器阵列100e的部件，以提供相对于水平和竖直相邻的存储器单元101f都不连续的数据存储膜111f。存储器单元101f包括数据存储膜108f，该数据存储膜通过从导电条123f而不是从介电条131f选择性地生长而在竖直相邻的膜之间不连续。数据存储膜111f可具有由于选择性生长而产生的蘑菇形。水平相邻的存储器单元101f的数据存储膜111f可由单元间介电塞121f分离。单元间介电塞121f可已经在数据存储膜111f之前形成，并且可防止数据存储膜111f在单元间介电塞121f所占据的区域中生长。沟道层107f可符合数据存储膜111f、介电侧壁129f和单元间介电塞121f的侧面的边界。单元内电介质115f可填充沟道层107f中的凹槽175，以为源极线103f和位线119f提供竖直侧壁。
78.图10a和图10b示出根据本教导的一些其他方面的第七3d存储器阵列100g的截面。第七3d存储器阵列100g大体类似于第一3d存储器阵列100a，并具有除了源极线103g和位线119g的形状以外的对应部件。对应于存储器单元101g的成对的源极线103g和位线119g具有彼此面对的凸起181，由此它们之间的距离d8小于沟道长度l2。凸起181可具有凸形，并且可在对应于相邻堆叠件135g的相对侧上的存储器单元101g的沟道113g之间遵循椭圆弧。凸起181增加到源极线103g和位线119g的截面积，而不减小沟道长度l2。因此，源极线103g和位线119g的形状可用于减小寄生电阻或使第六3d存储阵列100f比存储阵列100a更紧凑。
79.图11a和图11b示出根据本教导的一些其他方面的第八3d存储器阵列100h的截面。第八3d存储器阵列100h具有存储器单元101h，并具有对应于第一3d存储器阵列100a的部件。第八3d存储器阵列100h具有布置在数据存储膜111h与导电条123h之间的介电层173以及布置在数据存储膜111h与沟道层107h之间的另一介电层171。数据存储结构108h可以是例如ono数据存储结构。在一些实施例中，介电层171布置在介电侧壁129h上以及数据存储膜111h上方。
80.图12a和图12b至图22a和图22b是一系列成对的俯视图和截面图，该等图举例说明根据本教导的形成包括具有第一3d存储器阵列的部件的3d存储器阵列100a的器件的方法。尽管参考方法的各种实施例描述了图12a和图12b至图22a和图22b，但应了解，图12a和图12b至图22a和图22b所示的结构不限于该方法，而是可与该方法独立。尽管图12a和图12b至图22a和图22b被描述为一系列行动，但应了解，在其他实施例中可改变行动的顺序。尽管图
12a和图12b至图22a和图22b被示出并描述为特定行动集，但在其他实施例中可省略所示出并描述的一些行动。此外，未示出和/或描述的行动可被包括在其他实施例中。尽管根据形成第一3d存储器阵列100a描述了图12a和图12b至图22a和图22b的方法，但该方法可用于形成其他存储器阵列。
81.如图12a的俯视图1200a和图12b的截面图1200b所示，该方法开始于在介电层317上方形成交替的栅极层1201和介电层1203的宽堆叠件1205。如图3所示，介电层317可以是形成在金属互连层301c上方的一层或多层，但更一般地可以是任何合适的衬底的顶层。在宽堆叠件1205中，顶层和底层是栅极层1201，但任何一个都可以是介电层1203。
82.可通过诸如化学气相沉积(cvd)、原子层沉积(ald)等任何合适的工艺来形成介电层1203和栅极层1201。在一些实施例中，栅极层1201是伪层，该伪层随后被替换成导电材料以提供导电条。在一些实施例中，栅极层1201具有导电条的组分。在一些实施例中，栅极层1201是金属的。除了上述过程之外，还可通过电镀、化学镀等形成金属层。
83.如图13a的俯视图1300a和图13b的截面图1300b所示，可形成掩模1301并将其用于图案化将宽堆叠件1205分成一系列堆叠件135a的沟槽1303。掩模1301可以是任何合适材料的硬掩模。掩模1301可通过cvd工艺、旋涂工艺等或任何其他合适的工艺形成。可通过穿过光刻胶掩模(未示出)进行蚀刻来对掩模1301进行图案化。可通过光刻对光刻胶掩模进行图案化。
84.堆叠件135a可包括由导电层1201形成的栅极条123a和由介电层1203形成的介电条131a。高度h3与宽度d2之比是沟槽1303的纵横比。在一些实施例中，纵横比介于约5至约15的范围内。形成具有小于约5的纵横比的沟槽1303会损害3d存储器阵列100a的单元密度。形成具有大于约15的纵横比的沟槽1303会在处理期间引起堆叠件135a的扭曲或塌陷。
85.如图14a的顶视图1400a和图14b的截面图1400b所示，堆叠件135a可经受形成凹槽127a的选择性蚀刻工艺。蚀刻工艺是选择性的，以除去介电条131a的材料上方的导电条123a的材料。蚀刻导致栅极侧壁125a相对于介电侧壁129a凹进。如图所示，蚀刻还可导致栅极侧壁125a变得凹陷。在一些实施例中，蚀刻是各向同性的。在一些实施例中，蚀刻是湿法蚀刻。合适的湿法蚀刻工艺可使用磷酸(h3po4)等。具有适当的蚀刻选择性的原子层蚀刻是另一种选择。
86.如图15a的顶视图1500a和图15b的截面图1500b所示，数据存储膜111a沉积在堆叠件135a的包括沟槽1303内的侧面的侧面上。数据存储膜111a可共形地沉积在栅极侧壁125a和介电侧壁129a上。沉积工艺可以是cvd、ald等或任何其他合适的工艺。数据存储膜111a可形成跨堆叠件135a的高度延伸的连续层。如果需要数据存储结构108a，则可在数据存储膜111a之前或之后沉积附加层。
87.如图16a的顶视图1600a和图16b的截面图1600b所示，可蚀刻数据存储膜111a以除去层141a至141d之间的数据存储膜111a的部分。除去的部分包括沉积在介电侧壁129a上的那些部分。数据存储膜111a的剩余部分容纳在凹槽127a内。蚀刻是各向异性的。各向异性蚀刻可以是等离子蚀刻等或任何其他合适的蚀刻工艺。等离子蚀刻之后可以是湿法清洁工艺。湿法清洁过程可使用nh3、hcl、h2o2等或任何其他合适的试剂。掩模1301可将蚀刻对准至堆叠件135a。
88.如图17a的顶视图1700a和图17b的截面图1700b所示，沟道层107a可沉积在堆叠件
135a的侧面上。沟道层107a可共形地沉积在数据存储膜111a和介电侧壁129a上。沉积工艺可以是cvd、ald等或任何其他合适的工艺。沟道层107a可跨堆叠件135a的高度连续。如果需要完成数据存储结构108a的形成，则可在沟道层107a之前沉积一个或多个附加层。在一些实施例中，数据存储结构108a由在沟道层107a的沉积期间形成的介电层完成。
89.如图18a的顶视图1800a和图18b的截面图1800b所示，可沉积单元内电介质115a以填充沟槽1303。沉积工艺可以是cvd等或任何其他合适的工艺。在一些实施例中，沉积包括可流动cvd工艺。在沉积单元内电介质115a之后，可使用平坦化工艺除去掩模1301上方的任何单元内电介质115a或其他材料。
90.如图19a的俯视图1900a和图19b的截面图1900b所示，可形成掩模1903并将其用于帮助限定用于在单元内电介质115a中性地蚀刻开口1901的图案。在此蚀刻工艺期间，堆叠件135a可被掩模1301覆盖。蚀刻工艺可以是各向异性蚀刻，诸如等离子蚀刻。如图20a的顶视图2000a和图20b的截面图2000b所示，可除去掩模1903并且用单元间电介质填充开口1901以形成单元间介电塞121a。单元间介电塞121a形成在存储器单元101a的期望位置之间的沟槽1303(见图13b)中。开口1901可通过诸如cvd等沉积工艺填充单元间介电塞121a。在一些实施例中，cvd工艺是可流动cvd工艺。即使开口1901具有高纵横比，可流动cvd工艺也可提供良好的间隙填充。
91.如图21a的俯视图2100a和图21b的截面图2100b所示，可形成掩模2101并将其用于帮助限定用于在单元内电介质115a中选择性地蚀刻开口2103的图案。掩模2101可具有开口2105，该等开口足够大以跨越开口2103中的两个和单元间介电塞121a中的塞。与单元间介电塞121a相比，蚀刻可选择性地具有对单元内电介质115a的材料更高的蚀刻速率，由此开口2103由单元间介电塞121a界定。此方法可有助于使开口2103变大而不会太靠近。蚀刻工艺可以是各向异性蚀刻，诸如等离子蚀刻。
92.如图22a的俯视图2200a和图22b的截面图2200b所示，可用导电材料填充开口2103以形成源极线103a和位线119a。用导电材料填充开口2103可包括cmp、电镀、化学镀等或任何其他合适的工艺。可通过诸如cmp等平坦化工艺除去过多的导电材料。cmp工艺还可除去掩模2101、掩模1301或两者。所得的结构可与图1a至图1c所示的结构相同。
93.图23和图24示出可用于产生图10a和图10b所示的第七3d存储器阵列100g的图12a至图22b的方法的变型。如图23的俯视图所示，可使用具有椭圆形的开口2305的掩模2301代替掩模2101。掩模2101具有矩形的开口2105(见图21a)。蚀刻通过掩模2301产生开口2303，该等开口与单元内电介质115g相邻地弯曲。如图24的顶视图所示，用导电材料填充开口2303可产生由图10a和图10b所示的第七3d存储器阵列100g实例的结构。
94.图25至图31提供示出图12a至图22b的方法的变型的截面图。如图13b的截面图1300b所示，此替代方法堆叠件135a保持独立的处理阶段。当保持独立时，堆叠件135a可具有扭曲、塌陷或以其他方式移位或变形的潜力。该方法还提供机会，首先形成具有伪层的栅极层，然后将该层替换成导电条的材料。
95.如图25的截面图2500所示，掩模2501形成并用于蚀刻沟槽2507，该沟槽将宽堆叠件分成较小的堆叠件2505。宽堆叠件可与图12b的宽堆叠件1205相同，或可具有伪栅极层2503代替栅极层1201。伪栅极层2503可以是具有与介电层1203不同的蚀刻选择性的电介质。伪栅极层2503可替代地是多晶硅、类似物或任何其他合适的材料。沟槽2507可具有与图
13b的沟槽1303相同的尺寸，但具有一半或更少的数量密度。
96.如图26的截面图2600所示，可从与沟槽2507相邻的表面上蚀刻回伪栅极层2503，以形成凹槽2601。蚀刻工艺可除去伪栅极层2503的大约一半的体积。蚀刻工艺可以是各向同性蚀刻。例如，介电层1203可以是氧化硅，伪栅极层2503可以是氮化硅，并且凹槽2601可通过用磷酸(h3po4)湿法蚀刻形成。
97.如图27的截面图2700所示，可通过沉积势垒层2701和金属层2703来填充凹槽2601。可通过cvd、ald、电镀、化学镀等或任何其他合适的工艺或工艺组合来沉积这些层。在以足以完成凹槽2601的填充的量沉积金属层2703之后，可通过各向异性蚀刻工艺除去过多的材料。
98.如图28的截面2800所示，沟槽2507被填充。在此实例中，通过图14a和图14b至图18a和图18b所示的工艺步骤填充沟槽。这些工艺步骤形成凹槽127a，形成包括数据存储膜111a的数据存储结构108a，形成沟道层107a，并用单元内电介质115a完成对沟槽2507的填充。在一些其他实施例中，沟槽2507被单元间电介质、单元间介电塞121a、单元内电介质115a、其组合等填充。
99.如图29的截面图2900所示，然后可形成掩模2903，并且掩模2903用于在堆叠件2505中蚀刻沟槽2901。如图30的截面图3000所示，可通过进行蚀刻以除去伪栅极层2503的剩余部分以形成凹槽3001。如图31的截面图3100所示，可通过沉积第二势垒层3101和第二金属层3103来填充凹槽3001，并且可通过各向异性蚀刻除去过多材料。然后可重复图14a和图14b至图18a和图18b所示的工艺步骤，并除去掩模2903以提供如图18a和图18b所示的结构。具有或不具有替换栅极工艺步骤的图25至图31的方法可用于形成根据本文提供的其他实施方式和实例的其他结构，以提供防止可能发生在窄独立堆叠件上的扭曲、塌陷或其他变形的优点。
100.图32至图36提供一系列截面图，这些图示出可用于形成具有图5a至图5b的第二3d存储器阵列100b的部件的存储器阵列的图12a至图22b的方法的变型。变型开始于类似于图32的截面图3200所示的结构，该结构与图13b的截面图1300b非常类似，不同之处在于掩模3201具有比掩模1301更窄的开口，并且堆叠件135b具有更深的凹槽127b。如图33的截面图3300所示，数据存储膜111b可沉积在堆叠件135b的侧面上。
101.如图34的截面图3400所示，通过一种或多种蚀刻工艺来蚀刻数据存储膜111b，该蚀刻工艺从介电侧壁129b除去数据存储膜111b。一种或多种蚀刻工艺还使得数据存储膜111b的侧壁126b相对于介电侧壁129b凹进距离d3。第一蚀刻工艺可以是各向异性蚀刻，各向异性蚀刻仅选择性地除去数据存储膜111b的在凹槽127b之外的那部分。第二蚀刻工艺可以是各向同性蚀刻，各向同性蚀刻使得数据存储膜111b的剩余部分相对于介电侧壁129b凹进。
102.如图35的截面图3500所示，可在数据存储膜111b上方的堆叠件135b的侧面上沉积沟道层107b。如图36的截面图3600所示，可蚀刻沟道层107b以从介电侧壁129b除去沟道层107b。此蚀刻使沟道层107b具有竖直的侧壁。竖直的侧壁可促进沟道层107b与源极线103b和位线119b之间的良好接触(见图5a至图5b)。如图18a和图18b至图22a和图22b所示，处理可继续以产生如图5a至图5b所示的器件结构。
103.具有图6a至图6b的第三3d存储器阵列100c的部件的存储器阵列可通过在继续图
18a和图18b至图22a和图22b的处理之前在由图36的截面图3600所示的结构上方沉积另一层沟道材料来形成。对于第二3d存储器阵列100b，沟道层107b的厚度被限制为距离d3，数据存储膜111b相对于介电侧壁129b凹进距离d3。附加沟道层沉积消除此限制。因此，当形成类似于图6a至图6b的第三3d存储器阵列100c的结构时，各向同性蚀刻以相对于介电侧壁129c凹陷数据存储膜111c是可选的。
104.图37a至图37b提供举例说明图12a至图22b的方法的变型的俯视图和截面图，该变型可用于形成具有图7a至图7b所示的第四3d存储器阵列100d的部件的存储器阵列。从图13b的截面图1300b所示的结构开始，如图37a至图37b所示，可在导电条123d的栅极侧壁125d上选择性地生长数据存储膜111d。生长过程是选择性的，其中，数据存储膜111d不在介电侧壁129d上生长。如图17a和图17b至图22a和图22b所示，处理可继续以产生图7a至图7b所示的第四3d存储器阵列100d。
105.在一些实施例中，选择性生长工艺包括在介电侧壁129d上形成自组装单层(sam)。然后可使用ald工艺等以在栅极侧壁125d上生长数据存储膜111d，而sam阻止数据存储膜111d上的生长。sam可包括具有头基的分子，该头基优先吸附在介电侧壁129d上，而末端基团则抵抗ald过程。选择性生长过程可使数据存储膜111d具有特征性蘑菇形状。
106.在一些实施例中，选择性生长工艺包括在栅极侧壁125d上形成用于数据存储膜111d生长的晶种层。在一些实施例中，形成晶种层包括在栅堆叠件135d中像凹槽127a一样形成凹陷，沉积晶种层，以及各向异性蚀刻以从介电侧壁129d除去晶种层。
107.图38a和图38b至图44a和图44b提供顶视图和截面图，这些图举例说明图12a至图22b的方法的变型。该变化可用于形成图10a至图10b所示的第五3d存储器阵列100e。该方法可开始于类似于图13a的顶视图1300a和图13b的截面图1300b所示的结构。如图38a的顶视图3800a和图38b的截面图3800b所示，首先通过沉积单元间电介质3801填充沟槽1303。可通过cmp除去过多材料。
108.如图39a的俯视图3900a和图39b的截面图3900b所示，可形成掩模3903并将其用于蚀刻单元间电介质3801中的开口3901。剩余的单元间电介质3801形成单元间介电塞121e。开口3901对应于存储器单元101e的期望位置，一个要形成在每个开口3901的两个相对侧的每一个上。
109.如图40a的顶视图4000a和图40b的截面图4000b所示，可在开口3901内进行蚀刻以在导电条123e中形成凹槽127e。凹槽127e由单元间介电塞121e界定，从而对于存储器单元101e的每个期望位置形成一个凹槽127e。凹槽127e具有与单元间介电塞121e水平对准的端部185。处理可如图15a至图15b至图18a和图18b所示继续进行，并且可进一步如图21a至图21b至图22a和图22b所示，或其此处描述的任何变型所示。
110.如图41a的顶视图4100a和图41b的截面图4100b所示，数据存储膜111e可沉积在开口3901中，然后进行各向异性蚀刻。蚀刻从介电侧壁129e除去数据存储膜111e。剩余的数据存储膜111e容纳在凹槽127e内并可填充凹槽127e。数据存储膜111e在所示结构内在竖直和水平上都是不连续的。
111.如图42a的顶视图4200a和图42b的截面图4200b所示，沟道层107e可在开口3901内，然后开口3901可用单元内电介质115e填充。因为单元间介电塞121e形成在沟道层107e之前，所以沟道层107e沉积在单元间介电塞121e上的侧面中，并且、在每个开口3901内围绕
单元间电介质115e。
112.如图43a的顶视图4300a和图43b的截面图4300b所示，可形成具有开口4305的掩模4303并用于蚀刻单元内电介质115e中的开口4301。在一些实施例中，代替如图所示具有矩形开口4301，掩模4301具有椭圆形开口，类似于图23所示的掩模2301的开口2305。蚀刻工艺可选择性地除去材料单元内电介质115e而不除去沟道层107e的材料。
113.如图44a的俯视图4400a和图44b的截面图4400b所示，可用导电材料填充开口4301以形成源极线103e和位线119e。cmp工艺可除去过多导电材料以及掩模2101、掩模4303。所得的结构可与图8a和图8b所示的结构相同。
114.图45呈现了根据本发明的可用于形成3d存储器阵列的方法4500的流程图。方法4500以动作4501开始，形成如图12b的截面图1200b所示的交替的栅极层与介电层的宽堆叠件。
115.动作4503是在宽堆叠件中蚀刻沟槽，以形成由交替的导电条与介电条构成的一行窄堆叠件，如图13b的截面图1300b所示。
116.动作4505和4507是可选的。动作4505是用单元间电介质填充窄堆叠件之间的沟槽，如图38b的截面图3800b所示。动作4507是对单元间电介质进行图案化以形成单元间介电塞，如图39b的截面图3900b所示。
117.动作4509是蚀刻导电条以在窄堆叠件中形成凹槽。图14b的截面图1400b、图32的截面图3200和图40b的截面图4000b提供各种实例。
118.动作4511是形成数据存储结构的顶层的可选步骤。参考在水平存储器单元中看到的层的顺序来使用“顶”。特别地，顶层是形成在数据存储膜和控制栅之间的一层或多层。图11a所示的介电层173是一个实例。
119.动作4513是沉积数据存储膜。图15b的截面图1500b和图33的截面图3300提供实例。
120.动作4515是蚀刻，该蚀刻从介电侧壁除去数据存储膜。图16b的截面图1600b、图34的截面图3400和图41b的截面图4100b提供各种实例。蚀刻可包括从凹槽之外的区域除去数据存储膜的取向或各向异性蚀刻。蚀刻还可包括各向同性蚀刻，该各向同性蚀刻使数据存储膜在凹槽内凹进，如图41b的截面图4100b所示。
121.动作4517是形成数据存储结构的底层的可选步骤。参考在水平存储器单元中看到的层的顺序来使用“底”。特别地，底层是形成在数据存储膜与沟道之间的一层或多层。图11a所示的介电层171是一个实例。
122.动作4519是沉积沟道层。图17b的截面图1700b、图35的截面图3500和图42b的截面图4200b提供各种实例。
123.动作4521是进行各向异性蚀刻以除去凹槽之外的沟道层的一部分的可选步骤。图36的截面图3600提供实例。
124.动作4523是沉积另一层沟道材料的可选步骤。图36的截面图3600提供实例。当动作4521使沟道层太薄时，可使用此步骤。图6a中的截面图所示的沟道层107c提供在此步骤之后产生的沟道结构的实例。
125.动作4535是沉积单元内电介质。图18b的截面图1800b、图35的截面图3500和图42b的截面图4200b提供实例。
126.动作4527和4529是在没有可选动作4505和4507时可使用的可选动作。动作4527是蚀刻以从单元间介电塞的期望位置除去单元内电介质。图19b的截面图1900b提供实例。动作4527是回填所形成的开口以形成单元间介电塞。图20b的截面图2000b提供实例。
127.动作4531是进行蚀刻以形成用于诸如源极线和位线等竖直连接器的开口。此蚀刻可部分地通过单元间介电塞对准。图21a的顶视图2100a、图23的顶视图2300和图43a的顶视图4300a提供各种实例。
128.动作4532填充开口以提供竖直导电结构，诸如源极线和位线。图22a的顶视图2200a、图24的顶视图2400和图44a的顶视图4400a提供各种实例。
129.图46呈现了根据本发明方法4600的流程图，该方法是可用于形成3d存储器阵列的另一种方法。方法4600包括与方法4500相同的许多动作，但具有如下所述的差异。
130.在方法4600中，动作4509的导电条凹槽是可选的。当包括动作4509时，方法4600可使用可选的动作4601和4603。动作4601是沉积晶种层。动作4603是进行蚀刻以从介电侧壁除去晶种层。除了材料上的差异外，这些动作类似于动作4513(数据存储膜沉积)和动作4515(数据存储膜蚀刻)。
131.方法4600包括动作4605，在栅极侧壁上选择性地生长数据存储膜。图37b的截面图3700b提供实例。如果使用可选动作4527和4529，则方法4600的完成将产生如图7a至图7b的第四3d存储器阵列100d举例说明的结构。如果替代地使用可选动作4505和4507，则方法4600的完成将产生如图9a至图9b的第六3d存储器阵列100f举例说明的结构。
132.图47呈现了根据本发明方法4700的流程图，该方法是可用于形成3d存储器阵列的另一种方法。方法4700包括与方法4500相同的许多动作，但使用图25至图31所示的处理类型。
133.方法4700包括形成交替的栅极层与介电层的宽堆叠件的动作4701。除了栅极层可以是伪栅极层之外，这可与动作4501相同。图12b的截面图1200b提供实例。
134.动作4703是形成第一组沟槽。图25的截面图2500提供实例。与通过动作4503形成的沟槽相比，这些沟槽的数量是一半或更少，为此图13b的截面图1300b提供一个实例。
135.动作4705和动作4707是在栅极层是伪层时使用的可选步骤。动作4705是蚀刻掉伪层的第一部分。图26的截面图2600提供实例。动作4707是将伪层的第一部分替换成导电材料。图27的截面图2700提供实例。
136.方法4700继续到动作4509到动作4525，除了它们仅在第一组沟槽内操作之外，该等动作可与方法4500中的动作相同。图28的截面图2800提供实例。
137.动作4709是形成覆盖第一组沟槽的掩模，并进行蚀刻以形成第二组沟槽。图29的截面图2900提供实例。如果栅极层是伪栅极层，则该方法可继续进行动作4705和动作4707，以完成栅极替换过程。图30的截面图3000提供实例。
138.方法4700继续动作4509到动作4525的重复。图31的截面图3100提供实例。如结合方法4500所述，处理可从动作4527至动作4533继续。
139.图48呈现了根据本发明方法4800的流程图，该方法是可用于形成3d存储器阵列的另一种方法。尽管方法4700在沉积沟道层之后使用动作4527和动作4529来形成单元间介电塞，但方法4800使用动作4505和动作4507来在导电条凹陷之前形成单元间介电塞。这样可避免狭窄的独立的堆叠件，同时重复更少的步骤。
140.在方法4800中，动作4505用于用单元间电介质填充第一组沟槽。这可在可选的伪栅极替换后立即进行。然后，方法4800可直接进行至4709，形成第二组沟槽并在使用伪栅极层的情况下完成伪栅极替换。方法4800可从动作4505至动作4533继续以完成根据本教导的39个存储器阵列的形成。
141.尽管本文将图45至图48的方法4500、4600、4700和4800示出并描述为一系列行动或事件，但应了解，此类行动或事件的所示出的顺序不应以限制性意义来解释。例如，除了本文示出和/或描述的那些行动或事件之外，某些行动可以不同的顺序发生和/或与其他行动或事件同时发生。此外，可能不需要所有所示出的行动来实现本文描述的一个或多个方面或实施例，并且本文描绘的行动中的一个或多个可在一个或多个单独行动和/或阶段中执行。
142.本教导的一些方面涉及一种具有多个堆叠件的存储器器件。每个堆叠件在交替的层中具有导电条和介电条。所述导电条各自具有栅极侧壁。所述介电条各自具有介电侧壁。所述栅极侧壁从所述介电侧壁向内凹进，以在所述堆叠件中形成凹槽。数据存储膜布置在所述凹槽中。源极线和位线沿着所述导电条与所述介电条的堆叠方向延伸。沟道层位于所述数据存储膜与所述源极线和位线之间。
143.在上述存储器器件中，数据存储膜具有与第二侧壁对准的侧壁。
144.在上述存储器器件中，沟道层在堆叠方向上跨导电条中的两个或更多个连续延伸。
145.在上述存储器器件中，沟道层的一部分布置在凹进区域中的一个中。
146.在上述存储器器件中，沟道层包含在凹进区域内。
147.在上述存储器器件中，还包括：单元间介电塞，布置在堆叠件之间；其中，单元间介电塞将凹进区域分开。
148.本教导的一些方面涉及一种存储器器件，包括布置在金属互连结构中的两个相邻的金属互连层之间的三维存储器单元阵列。存储器单元中的每个包括源极侧、漏极侧、在源极侧与漏极侧之间延伸的沟道、控制栅极以及控制栅极与沟道之间的数据存储膜。栅极条水平延伸以连接控制栅极中的多个。导电条布置成堆叠件阵列，每个堆叠件具有由介电条分离的多个竖直堆叠的栅极条。位线和源极线在堆叠件之间竖直延伸。漏极线中的每个与漏极侧中的多个连接。源极线中的每个与源极侧中的多个连接。三维存储器单元阵列具有存储器单元的竖直重复布置，由此存储器单元中的一些与其他存储器单元垂直相邻。竖直相邻的存储器单元的数据存储膜是不连续的。
149.在上述存储器器件中，数据存储膜具有与导电条的上下边界对准的上下边界。
150.在上述存储器器件中，沟道具有与导电条的上下边界对准的上下边界。
151.在上述存储器器件中，竖直相邻的存储器单元的沟道由连续的沟道层的不同部分提供。
152.在上述存储器器件中，数据存储膜包括铁电材料。
153.在上述存储器器件中，三维阵存储器单元列包括水平相邻的存储器单元，存储器单元具有通过导电条中的一个连接的控制栅极；并且水平相邻的存储器单元的数据存储膜是不连续的。
154.在上述存储器器件中，导电条中的每个窄于堆叠件的宽度。
155.在上述存储器器件中，沟道中的每个具有凸行并面向导电条中的一个的第一侧面。
156.在上述存储器器件中，沟道中的每个具有与第一侧相对并且平面的第二侧。
157.本教导的一些方面涉及一种形成存储器器件的方法，该方法包括：沉积交替的栅极层与介电层以形成主堆叠件；在主堆叠件中蚀刻沟槽以形成一行窄堆叠件；选择性地蚀刻栅极层以在窄堆叠件中形成凹槽；沉积数据存储膜，以使得数据存储膜的第一部分沉积在窄堆叠件中的凹槽内；在数据存储膜上方沉积沟道层；用单元内电介质填充沟槽；穿过单元内电介质蚀刻开口；以及用导电材料填充开口以形成源极线和位线。
158.在上述方法中，还包括：进行蚀刻以除去数据存储膜的在凹槽之外沉积在沟槽中的第二部分。
159.在上述方法中，还包括：在窄堆叠件中形成凹槽之前在沟槽中形成单元间介电塞。
160.在上述方法中，还包括：进行蚀刻以除去沟道层的在凹槽之外沉积在沟槽中的一部分。
161.在上述方法中，其中，沉积沟道层包括：沉积第一层沟道材料；进行蚀刻以除去在凹槽之外沉积在沟槽中的沟道材料；以及沉积第二层沟道材料。
162.前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。