半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请的交叉引用
2.本技术要求2020年6月18日提交的日本专利申请第2020
‑
104950号的优先权，其内容通过引用结合于此。
技术领域
3.本发明涉及半导体装置及其制造方法，并且适用于例如具有二极管的半导体装置及其制造方法。


背景技术：

4.在具有流过大电流的诸如功率mosfet(金属氧化物半导体场效应晶体管)的场效应晶体管的半导体装置中，已知提供温度检测功能以保护场效应晶体管免于过热的技术。例如，通过在场效应晶体管附近设置二极管并检测在该二极管中产生的电压，可以实现该温度检测功能。此时，利用二极管的正向电流
‑
电压特性根据温度而变化。
5.日本专利申请公开号2011
‑
187650(专利文献1)公开了与包括功率mosfet和用于温度检测的二极管的半导体装置有关的技术。


技术实现要素：

6.希望提高具有二极管的半导体装置的可靠性。
7.本发明的其它目的和新颖特征将从本说明书和附图的描述中显而易见。
8.根据一种实施方式，一种半导体装置包括：半导体基板；用于二极管的硅膜，硅膜经由第一绝缘膜形成在半导体基板上；以及用于二极管的第一电极，以及第二电极，第一电极和第二电极形成在硅膜的上层上。硅膜具有第一导电类型的第一硅区域和第二导电类型的多个第二硅区域，第二导电类型与第一导电类型相反。在平面图中多个第二硅区域中的每个第二硅区域被第一硅区域包围。第一硅区域电连接至第一电极，并且多个第二硅区域电连接至第二电极。
9.根据一种实施方式，半导体装置具有半导体基板和用于二极管的硅膜，硅膜经由第一绝缘膜形成在半导体基板上。硅膜具有第一导电类型的第一硅区域和第二导电类型的第二硅区域，第二导电类型与第一导电类型相反。在平面图中第二硅区域被第一硅区域包围。第二硅区域被暴露在硅膜的上表面上，并且第一硅区域存在于第二硅区域的下方。
10.根据一个实施方式，可以提高半导体装置的可靠性。
附图说明
11.图1是根据一个实施方式的半导体装置的平面图。
12.图2是根据一个实施方式的半导体装置的主要部分的平面图。
13.图3是根据一个实施方式的半导体装置的主要部分的平面图。
14.图4是根据一个实施方式的半导体装置的主要部分的截面图。
15.图5是根据一个实施方式的半导体装置的主要部分的截面图。
16.图6是根据一个实施方式的半导体装置的主要部分的截面图。
17.图7是以讨论示例的形式表示的半导体装置的主要部分的平面图。
18.图8是以回顾示例的形式的半导体装置的主要部分的截面图。
19.图9是示出二极管的特性的曲线图。
20.图10是示出二极管的特性的曲线图。
21.图11是在制造过程中根据一种实施方式的半导体装置的主要部分的截面图。
22.图12是制造过程中与图11中相同的半导体装置的主要部分的截面图。
23.图13是在图11之后的制造过程中半导体装置的主要部分的截面图。
24.图14是制造过程中与图13中相同的半导体装置的主要部分的截面图。
25.图15是在图13之后的制造过程中半导体装置的主要部分的截面图。
26.图16是制造过程中与图15中相同的半导体装置的主要部分的截面图。
27.图17是在图15之后的制造过程中半导体装置的主要部分的截面图。
28.图18是制造过程中与图17中相同的半导体装置的主要部分的截面图。
29.图19是在图17之后的制造过程中半导体装置的主要部分的截面图。
30.图20是制造过程中与图19中相同的半导体装置的主要部分的截面图。
31.图21是在图19之后的制造过程中半导体装置的主要部分的截面图。
32.图22是制造过程中与图21中相同的半导体装置的主要部分的截面图。
33.图23是在图21之后的制造过程中半导体装置的主要部分的截面图。
34.图24是制造过程中与图23中相同的半导体装置的主要部分的截面图。
35.图25是在图23之后的制造过程中半导体装置的主要部分的截面图。
36.图26是制造过程中与图25相同的半导体装置的主要部分的截面图。
37.图27是在图25之后的制造过程中半导体装置的主要部分的截面图。
38.图28是制造过程中与图27中相同的半导体装置的主要部分的截面图。
39.图29是在图27之后的制造过程中半导体装置的主要部分的截面图。
40.图30是制造过程中与图29中相同的半导体装置的主要部分的截面图。
41.图31是在图29之后的制造过程中半导体装置的主要部分的截面图。
42.图32是制造过程中与图31中相同的半导体装置的主要部分的截面图。
43.图33是根据修改示例的半导体装置的主要部分的平面图。
44.图34是根据修改示例的半导体装置的主要部分的平面图。
45.图35是根据修改示例的半导体装置的主要部分的截面图。
46.图36是根据另一实施方式的半导体装置的主要部分的平面图。
47.图37是根据另一实施方式的半导体装置的主要部分的平面图。
48.图38是根据另一实施方式的半导体装置的主要部分的截面图。
49.图39是根据另一实施方式的半导体装置的主要部分的截面图。
50.图40是在制造过程中根据另一实施方式的半导体装置的主要部分的截面图。
51.图41是制造过程中与图40中相同的半导体装置的主要部分的截面图。
52.图42是在图40之后的制造过程中半导体装置的主要部分的截面图。
53.图43是制造过程中与图42中相同的半导体装置的主要部分的截面图。
54.图44是在图42之后的制造过程中半导体装置的主要部分的截面图。
55.图45是制造过程中与图44中相同的半导体装置的主要部分的截面图。
56.图46是在图44之后的制造过程中半导体装置的主要部分的截面图。
57.图47是制造过程中与图46在相同的半导体装置的主要部分的截面图。
58.图48是在图46之后的制造过程中半导体装置的主要部分的截面图。
59.图49是制造过程中与图48在相同的半导体装置的主要部分的截面图。
60.图50是根据又一实施方式的半导体装置的主要部分的平面图。
61.图51是根据又一实施方式的半导体装置的主要部分的平面图。
62.图52是根据又一实施方式的半导体装置的主要部分的截面图。
63.图53是根据又一实施方式的半导体装置的主要部分的截面图。
具体实施方式
64.在下面描述的实施方式中，为了方便，当需要时将在多个部分或实施方式中描述本发明。然而，除非另有说明，这些部分或实施方式并非彼此无关，且其中一个涉及作为修改示例、细节或其补充说明的另一个的全部或一部分。此外，在以下描述的实施方式中，当提及元件的数目(包括件数、值、量、范围等)时，元件的数目不限于特定数目，除非另有说明或原则上明显地限于特定数目的情况除外，并且大于或小于特定数目的数目也是适用的。此外，在以下描述的实施方式中，不言而喻的是，除非另有说明或除非组件在原则上显然是不可缺少的情况，否则组件(包括元素步骤)并不总是不可缺少的。类似地，在以下描述的实施方式中，当提及部件的形状、其位置关系等时，除非另有说明或除非可以想象它们在原则上明显地被排除的情况，否则其中包括基本近似和相似的形状等。上述数值和范围也是如此。
65.以下，将参照附图详细描述本发明的实施方式。注意，在用于描述实施方式的整个附图中，具有相同功能的部件由相同的附图标记表示，并且将省略其重复描述。此外，除非在以下实施方式中特别需要，否则原则上不重复对相同或类似部分的描述。
66.此外，在以下实施方式中使用的一些附图中，即使在截面图中也省略了阴影线，以使附图易于看到。此外，即使在平面图中也使用了阴影线，以便于使附图易于看到。
67.在本技术中，将场效应晶体管描述为mosfet(金属氧化物半导体场效应晶体管)或简单地mos，但不排除作为栅极绝缘膜的非氧化物膜。上述mosfet不限于栅绝缘膜由氧化膜形成的情况，并且假定包括栅绝缘膜由绝缘膜广泛形成的misfet(金属绝缘体半导体场效应晶体管)。也就是说，虽然为了方便将术语mosfet用于本说明书，但是该mosfet在本说明书中也被用作旨在包括misfet的术语。因此，在下面的描述中，可以用misfet替换mosfet。
68.(第一实施方式)
69.<半导体装置的结构>
70.将参照附图描述根据本发明的一个实施方式的半导体装置。图1是根据本实施方式的半导体装置(半导体芯片)cp的平面图，图1示出了半导体装置cp的上表面侧的整体平面图。图2和图3中的每一个是根据本实施方式的半导体装置cp的主要部分的平面图，并且示出二极管形成区域rg1的平面图。注意，图2和图3示出了相同的平面区域。图2示出了硅膜sf，其中n型硅区域ns和p型硅区域ps分别用阴影线表示。图3是图2中进一步增加了接触孔
cta和ctc以及配线m1a和m1c的视图；接触孔cta和ctc用虚线表示；并且配线m1a和m1c由双点划线示出。图3中没有使用阴影线。图1至图3等所示的x和y方向是与构成半导体装置cp的半导体基板sub的主表面大致平行的方向，x和y方向是彼此交叉的方向(更具体地，彼此正交的方向)。图4至图6中的每一个是根据本实施方式的半导体装置cp的主要部分的截面图。
71.图1至图6所示的本实施方式的半导体装置cp是包括二极管和功率mosfet的半导体装置。在半导体装置cp中，形成二极管dd的区域(平面区域)被称为二极管形成区域rg1，形成功率mosfet的区域(平面区域)被称为mosfet形成区域rg2。在半导体装置cp中，mosfet形成区域rg2占据相当大的面积。图4和图5是二极管形成区域rg1的截面图。然而，图2和图3中的线a1
‑
a1位置处的每个截面图基本上对应于图4中的截面图，图2和图3中的线a2
‑
a2位置处的每个截面图基本上对应于图5中的截面图。图6对应于mosfet形成区域rg2的部分截面图。
72.构成半导体装置cp的半导体基板sub具有：由引入了诸如砷(as)的n型杂质的n
+
型单晶硅等制成的基板主体(半导体基板、半导体晶片)sb；以及由例如n
‑
型硅单晶制成并形成在基板主体sb的主表面上的外延层(半导体层)ep。因此，半导体基板sub是所谓的外延晶片。
73.在mosfet形成区域rg2中，构成功率mosfet的多个单位晶体管单元形成在半导体基板sub上，并且通过并联连接设置在mosfet形成区域rg2中的这些多个单位晶体管单元来形成功率mosfet。每个单位晶体管单元由例如具有沟槽栅结构的n沟道功率mosfet形成。
74.半导体基板sub具有作为上述单位晶体管单元的漏极区域的功能。用于漏极的背电极be形成在半导体基板sub的整个背面上。背电极be用作功率mosfet的漏极端子(漏电极)。
75.注意，在半导体基板sub中，与其上形成了用于沟槽栅电极tg的沟槽的一侧相对的一侧上的主表面被称为半导体基板sub的背面。
76.在mosfet形成区域rg2内的半导体基板sub中形成p型半导体区域pr，并且该p型半导体区域pr具有作为上述单位晶体管单元的沟道形成区域的功能(参见图6)。
77.此外，在mosfet形成区域rg2内的半导体基板sub中，在p型半导体区域pr上形成n
+
型半导体区域nr，并且该n
+
型半导体区域nr具有作为上述单位晶体管单元的源极区域(用于源极的半导体区域)的功能(参见图6)。在n
+
型半导体区域nr的下方，存在p型半导体区域pr。介于p型半导体区域pr和背电极be之间的部分中的半导体基板sub保持n型导电类型，并且具有作为上述单位晶体管单元的漏极区域的功能。
78.如图6所示，从半导体基板sub的主表面沿半导体基板sub的厚度方向上延伸的沟槽tr被形成在mosfet形成区域rg2中，并且沟槽栅电极tg经由栅极绝缘膜gf嵌入在沟槽tr中。由于由诸如氧化硅膜的绝缘膜制成的栅极绝缘膜gf形成在沟槽tr的底表面和侧表面上，因此栅极绝缘膜gf插入在嵌入沟槽tr中的沟槽栅电极tg和半导体基板sub之间。沟槽栅电极tg由嵌入半导体基板sub的沟槽tr中的导电膜制成，并且由例如掺杂的多晶硅膜制成。虽然未示出，但在平面图中，沟槽tr形成在半导体基板sub的主表面上，例如为条状或格子状。沟槽tr形成为从半导体基板sub的上表面穿透n
+
型半导体区域nr和p型半导体区域pr，并终止于n型半导体基板sub(外延层ep)。因此，沟槽tr的底表面比n
+
型半导体区域nr的底表面深且比p型半导体区域pr的底表面深，并且位于n型半导体基板sub(外延层ep)的深度
方向的中间。应注意，参考关于半导体装置cp的部件的平面图的情况对应于从基本上平行于构成半导体装置cp的半导体基板sub的主表面的平面观看的情况。此外，参考关于半导体装置cp的部件的平面形状的情况对应于平面图中的形状(平面形状)。
79.图6所示每个沟槽tr和嵌入其中的每个沟槽栅电极tg沿垂直于图6的片材的方向延伸，但沟槽栅电极tg被整体耦合在图6的截面图中未示出的区域中。
80.此外，如图2至图5所示，用于二极管dd的硅膜(半导体膜)sf经由二极管形成区域rg1内的绝缘膜zm形成在半导体基板sub上。即，绝缘膜zm被形成在半导体基板sub上，构成二极管dd的硅膜sf被形成在绝缘膜zm上。更具体地，硅膜sf是多晶硅膜(多晶硅膜)，并且被图案化成预定的平面形状(例如，矩形形状)。
81.硅膜sf具有p型硅区域(p型半导体区域)ps和多个n型硅区域(n型半导体区域)ns，在平面图中多个n型硅区域ns中的每一个被p型硅区域ps包围。从另一观点来看，硅膜sf由p型硅区域ps和由被p型硅区域ps包围的多个n型硅区域ns形成。多个n型硅区域ns中的每一个与p型硅区域ps相邻。
82.在硅膜sf中，由于除了要成为n型硅区域ns的部分之外的部分是p型硅区域ps，这也使得可以将硅膜sf视为p型硅膜，并且考虑在p型硅膜中形成多个n型硅区域ns。
83.在硅膜sf中，多个n型硅区域ns被形成为彼此分离。因此，p型硅区域ps被插入相邻的n型硅区域ns之间，并且在平面图中每个n型硅区域ns被p型硅区域ps包围。每个n型硅区域ns与p型硅区域ps接触，并且pn结被形成在每个n型硅区域ns与p型硅区域ps之间(在界面中)。
84.在硅膜sf上形成的多个n型硅区域ns中的每一个被暴露在硅膜sf的上表面上。形成在硅膜sf上的多个n型硅区域ns的每个底表面的深度位置比硅膜sf的下表面的深度位置浅。因此，每个n型硅区域ns的厚度小于硅膜sf的厚度，并且p型硅区域ps存在于每个n型硅区域ns的底表面下方。因此，每个n型硅区域ns的侧表面和底表面与p型硅区域ps接触，并且在每个n型硅区域ns的侧表面和底表面上形成pn结。
85.在硅膜sf上形成的多个n型硅区域ns各自在x方向上延伸，在平面图中与x方向相交(更具体地，与x方向正交)的y方向上彼此分离，并对齐。在平面图中，形成在硅膜sf上的多个n型硅区域ns中的每一个具有其纵向为x方向的矩形平面形状。每个n型硅区域ns的平面形状在x方向上的长度l1可以是例如约2至40微米。此外，每个n型硅区域ns的平面形状在y方向上的宽度w1可以是例如约0.2至1.0微米。此外，n型硅区域ns在y方向上的距离s1可以是例如约0.8至2.0微米。注意，长度l1、宽度w1和间隔s1如图2所示。
86.通过在p型硅区域ps和多个n型硅区域ns中的每一个n型硅区域ns之间形成pn结(在界面中)来形成二极管dd。即，硅膜sf的p型硅区域ps用作二极管dd的阳极(阳极区域)，并且硅膜sf的多个n型硅区域ns中的每一个用作二极管dd的阴极(阴极区域)。二极管dd是用于温度检测的二极管。
87.如图4至图6所示，绝缘膜il形成在半导体基板sub的整个主表面上以覆盖沟槽栅电极tg、绝缘膜zm和硅膜sf。绝缘膜il是层间绝缘膜，由例如氧化硅膜制成。绝缘膜il形成在mosfet形成区域rg2和二极管形成区域rg1中。
88.接触孔(开口、通孔)ct被形成在绝缘膜il中。接触孔ct包括用于源极的接触孔cts、用于栅极的接触孔(未示出)、用于阳极的接触孔cta和用于阴极的接触孔ctc。
89.用于源极的接触孔cts形成在n
+
型半导体区域nr上，穿透n
+
型半导体区域nr，并到达p型半导体区域pr。因此，n
+
型半导体区域nr和p型半导体区域pr暴露在用于源极的接触孔cts的底部。用于阳极的接触孔cta形成在硅膜sf的p型硅区域ps上，并且硅膜sf的p型硅区域ps暴露在用于阳极的接触孔cta的底部。用于阴极的接触孔ctc形成在硅膜sf的多个n型硅区域ns中的每一个n型硅区域ns上，并且n型硅区域ns中的每一个n型硅区域ns暴露在接触孔ctc的底部。与沟槽栅电极tg一体形成的栅极引出部(gate drawer)(未示出)在沟槽tr外部的半导体基板sub上延伸，并且用于栅极的接触孔(未示出)形成在栅极引出部上。
90.导电插塞(conductive plug)(接触插塞(contact plug)，用于连接的嵌入导体部)pg形成在绝缘膜il的接触孔ct中。插塞pg由例如钨(w)膜等制成。插塞pg穿透绝缘膜il。插塞pg包括：形成在接触孔cts中的源极插塞(接触插塞)pgs；形成在用于栅极的接触孔中的栅极插塞(未示出)；形成在接触孔cta中的阳极插塞(接触插塞)pga；以及形成在接触孔ctc中的阴极插塞(接触插塞)pgc。源极插塞pgs电连接到n
+
型半导体区域nr和p型半导体区域pr。嵌入在接触孔cta中的阳极插塞pga与暴露在接触孔cta底部的p型硅区域ps接触，并且电连接到p型硅区域ps。嵌入在接触孔ctc中的阴极插塞pgc与暴露在接触孔ctc底部的n型硅区域ns接触，并且电连接到n型硅区域ns。
91.在嵌有插塞pg的绝缘膜il上形成配线(电极)m1。配线m1包括源极配线(电极)m1s、栅极配线(未示出)、阳极配线(电极)m1a和阴极配线(电极)m1c。源极插塞pgs的上表面与源极配线m1s接触，并且电连接到配线m1s。阳极插塞pga的上表面与阳极配线m1a接触，并且电连接到配线m1a。阴极插塞pgc的上表面与阴极配线m1c接触，并且电连接到配线m1c。配线m1由图案化的导体膜形成。配线m1由例如含有铝(al)作为主要成分的金属膜制成，具体地由铝膜或铝合金膜制成。
92.源极配线m1s几乎形成在整个mosfet形成区域rg2中。源极接触孔cts形成在mosfet形成区域rg2中，并且设置在mosfet形成区域rg2中的多个单位晶体管单元中的源极区域(n
+
型半导体区域nr)和沟道形成区域(p型半导体区域pr)经由嵌入在多个接触孔cts中的源极插塞pgs电连接到公共配线m1s。配线m1s也可以看作是源电极。此外，多个单位晶体管单元的沟槽栅电极tg经由与沟槽栅电极tg一体形成的栅极引出部(未示出)和栅极插塞(未示出)电连接到栅极配线(未示出)。
93.配线m1a和m1c形成在比硅膜sf位置高的上层中。硅膜sf的p型硅区域ps经由阳极插塞pga与阳极配线(电极)m1a电连接。配线m1a也可以看作是阳极电极。此外，形成在硅膜sf上的多个n型硅区域ns经由多个阴极插塞pgc电连接到阴极配线(电极)m1c。即，插塞pgc被布置在硅膜sf上形成的多个n型硅区域ns中的每一个n型硅区域ns上，并且在平面图中配线m1c被布置为与多个插塞pgc交叠，使得在硅膜sf中形成的多个n型硅区域ns成为经由多个插塞pgc与公共配线m1c电连接的状态。配线m1c也可以被看作阴极电极。插塞pga和pgc穿透形成在硅膜sf和配线m1a和m1c之间的绝缘膜(层间绝缘膜)il。在平面图中阳极插塞pga与硅膜sf的p型硅区域ps交叠，并且在平面图中与阳极配线m1a交叠。在平面图中多个阴极插塞pgc分别与形成在硅膜sf上的多个n型硅区域ns不同，并且在平面图中与阴极配线m1c交叠。
94.在图2和图3的情况下，根据具有纵向方向为x方向的矩形平面形状的n
+
半导体区域nr，插塞pgc具有纵向方向为x方向的矩形平面形状。插塞pgc与n型硅区域ns接触，但不与
p型硅区域ps接触。此外，在图3的情况下，插塞pga具有在平面图中其纵向为y方向的矩形平面形状，并且多个(这里是两个)插塞pga被布置成在x方向上分离。插塞pga的数量可以任意为一个或多个。插塞pga与p型硅区域ps接触，但不与n型硅区域ns接触。
95.这里将省略配线m1上方的结构的图示和描述。例如，接合焊盘也可以通过在绝缘膜il上形成绝缘膜(保护膜、钝化膜)而被形成，以覆盖配线m1并且从绝缘膜的开口部分地露出配线m1。可选地，本实施方式可以具有在绝缘膜il上形成绝缘膜(层间绝缘膜)以覆盖配线m1并且在绝缘膜上形成第二层配线的结构。
96.在具有这种结构的半导体装置中，功率mosfet的工作电流在用于源极的配线m1s和用于漏极的背电极be之间流动。即，形成在mosfet形成区域rg2中的沟槽栅型mosfet的工作电流沿半导体基板sub的厚度方向流动。
97.此外，在本实施方式中，已经描述了应用沟槽栅型misfet作为形成在半导体基板sub上的场效应晶体管的情况，但本发明不限于此，也可以在半导体基板sub的mosfet形成区域rg2中形成另一类型的场效应晶体管。
98.例如，沟槽栅型igbt也可以形成在半导体基板sub的mosfet形成区域rg2中，而不是沟槽栅型misfet。
99.此外，也可以在半导体基板sub的mosfet形成区域rg2中形成ldmosfet(横向扩散金属氧化物半导体场效应晶体管)等，而不是沟槽栅型mosfet。
100.形成在二极管形成区域rg1中的二极管dd是用于检测形成在mosfet形成区域rg2中的功率mosfet的温度的二极管，并且可以被视为用于检测形成在mosfet形成区域rg2中的功率mosfet的发热的二极管。
101.由于二极管的电压
‑
电流特性根据温度而变化，因此可以通过检测(监测)形成在二极管形成区域rg1中的二极管dd的电压
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电流特性来检测半导体装置cp中的二极管dd的温度。因此，在半导体装置cp中，通过在功率mosfet(mosfet形成区域rg2)附近布置二极管dd(二极管形成区域rg1)，可以通过二极管dd检测功率mosfet的温度(发热)。
102.例如，在半导体装置cp中，当形成在mosfet形成区域rg2中的功率mosfet产生过量的热并且二极管dd的温度变得高于预定的上限温度时，上述控制电路向半导体装置cp中的功率mosfet的栅极提供off信号(或停止提供on信号)，从而将功率mosfet切换到off状态。因此，在半导体装置cp中，当功率mosfet产生过量的热时，由于由二极管dd检测到过量的热，所以功率mosfet可以快速地切换到off状态。
103.<讨论背景>
104.图7是本发明人讨论过的讨论实例的半导体装置的主要部分的平面图，图8是本发明人讨论过的讨论实例的半导体装置的主要部分的截面图。图7和图8示出了讨论实例的半导体装置中的二极管形成区域，图7中的线b1
‑
b1位置处的截面图对应于图8的截面图。
105.在讨论实例的半导体装置中，如图7和图8所示，在半导体基板sub10上经由绝缘膜zm10形成由多晶硅制成的硅膜sf10。硅膜sf10由一个p型硅区域ps10和一个n型硅区域ns10构成，在平面图中n型硅区域ns10被p型硅区域ps10包围。
106.n型硅区域ns10被形成，以在硅膜sf10的厚度方向上穿透硅膜sf10。即，n型硅区域ns10的厚度与硅膜sf10的厚度大致相同。因此，n型硅区域ns10暴露在硅膜sf10的上表面上，并且暴露在硅膜sf10的下表面上。因此，p型硅区域ps10不存在于n型硅区域ns10之下。
107.为此，n型硅区域ns10的侧表面与p型硅区域ps10接触，并且在n型硅区域ns10的侧表面上形成pn结。没有pn结形成在n型硅区域ns10的底表面上。p型硅区域ps10用作二极管dd10的阳极(阳极区域)，n型硅区域ns10用作二极管dd10的阴极(阴极区域)。p型硅区域ps10经由插塞pga10与阳极配线m1a10电连接，n型硅区域ns10经由插塞pgc10与阴极配线m1c10电连接。
108.形成在讨论示例的半导体装置中的二极管dd10可以用于例如形成在相同讨论示例的半导体装置中的功率mosfet的温度检测。然而，当二极管dd10的发热量大时，二极管dd10的可靠性可能由于二极管dd10的发热而降低。例如，二极管dd10的热破坏(由于发热而破坏)的风险可能增加。这导致具有二极管的半导体装置的可靠性降低。此外，当二极管dd10的发热量大时，由于二极管dd10的发热量而发生温度上升，使得二极管dd10的温度检测精度可能降低。这导致包括二极管的半导体装置的性能降低。
109.构成二极管dd10的pn结包括p型硅区域ps10和n型硅区域ns10之间的pn结表面，并且pn结表面对应于n型硅区域ns10的侧表面。流过二极管dd10的电流流过该pn结表面。二极管dd10的工作电阻取决于构成二极管dd10的pn结表面的面积。当pn结表面的面积小时，二极管dd10的工作电阻变大，当pn结表面的面积大时，二极管dd10的工作电阻变小。应注意，二极管的工作电阻对应于当作为基准的电流值(电流基准值)流动时的电阻值。
110.二极管dd10的发热量(焦耳热)在流动电流相同的条件下随着工作电阻的越小而变小，使得发热量随着pn结表面的面积越大而变得越小。因此，如果为了提高二极管dd10的可靠性而减少二极管dd10的发热量，则二极管dd10的pn结表面的面积的增大是有效的。为此，需要增加硅膜sf10的尺寸。然而，增加构成二极管dd10的硅膜sf10的尺寸导致包括二极管dd10的半导体装置(半导体芯片)的平面尺寸(平面面积)增加，这带来半导体装置变大(大面积)。此外，当构成二极管dd10的硅膜sf10的尺寸增大并且功率mosfet形成区域减小时，流过功率mosfet的电流变小，这带来半导体装置的性能劣化。同时，如果构成二极管dd10的硅膜sf10的尺寸减小，则pn结表面的面积减小，因此，二极管dd10的工作电阻增大。这带来了如上所述的二极管dd10的发热量的增加，从而可能引起取决于这种增加的如上所述的问题。
111.<主要特征和效果>
112.本实施方式的半导体装置cp是包括二极管dd的半导体装置。半导体装置cp具有：半导体基板sub；用于二极管dd的硅膜sf，其经由绝缘膜zm(第一绝缘膜)形成在半导体基板sub上；以及形成在硅膜sf的上层上的配线m1a(第一电极)和配线m1c(第二电极)。硅膜sf具有p型硅区域ps(第一硅区域)和多个n型硅区域ns(第二硅区域)，在平面图中多个n型硅区域ns中的每一个被p型硅区域ps包围。硅膜sf的p型硅区域ps与配线m1a电连接，并且硅膜sf的多个n型硅区域ns与配线m1c电连接。
113.如在上述讨论背景的一栏中所说明的，当二极管由具有p型硅区域和n型硅区域的硅膜形成时，希望在抑制硅膜的平面尺寸的同时增加pn结的面积。
114.因此，在本实施方式中，在用于二极管dd的硅膜sf中设置多个n型硅区域ns(第二硅区域)，并且在平面图中，多个n型硅区域ns中的每一个被p型硅ps包围。因此，在抑制硅膜sf的平面尺寸的同时，可以增加用于二极管dd的硅膜sf中形成的pn结的面积。
115.即，在本实施方式中，在用于二极管dd的硅膜sf中设置多个n型硅区域ns，并且在
平面图中，多个n型硅区域ns中的每一个被p型硅区域ps包围，从而在多个n型硅区域ns的每一个侧表面上形成pn结。当在硅膜sf中形成的n型硅区域ns的数目增加时，在其上形成pn结的n型硅区域ns的侧表面的总数增加，使得可以增加在硅膜sf中形成的pn结的面积。因此，与上述讨论实例那样在硅膜sf10中仅设置一个n型硅区域ns10的情况相比，在与本实施方式相同的硅膜sf中设置多个n型硅区域ns的情况下，在其上形成有pn结的n型硅区域ns的侧面的总数可以增加得更多。因此，可以增加其上形成pn结的n型硅区域ns的侧面的总面积。因此，可以增加构成二极管dd的pn结的总面积。
116.此外，硅膜sf的p型硅区域ps与配线m1a电连接，并且硅膜sf的多个n型硅区域ns与配线m1c电连接。因此，硅膜sf的p型硅区域ps可以用作二极管dd的阳极，并且硅膜sf的多个n型硅区域ns中的每一个可以用作二极管dd的阴极。当在配线m1a和配线m1c之间施加预定电压时，电流流过二极管dd，并且电流可以流过硅膜sf的p型硅区域ps和硅膜sf的多个n型硅区域ns之间的pn结表面。因此，由于硅膜sf的多个n型硅区域ns中的任一个可以用作二极管dd的阴极(阴极区域)，因此硅膜sf的n型硅区域ns的数量的增加使得可以增加二极管dd的阴极区域(n型硅区域ns)和阳极区域(p型硅区域ps)之间的pn结的总面积。
117.在本实施方式中，在用于二极管dd的硅膜sf中设置多个n型硅区域ns，并且在平面图中，多个n型硅区域ns中的每一个被p型硅区域ps包围。通过这样做，多个n型硅区域ns电连接到配线m1c。这使得能够增加构成二极管dd的pn结的总面积，并且减小二极管dd的工作电阻。因此，可以抑制二极管dd的发热量。因此，可以提高二极管dd的可靠性，并且相应地，可以提高包括二极管dd的半导体装置cp的可靠性。例如，可以抑制二极管dd的热破坏(由于发热而破坏)的危险，并且可以提高二极管dd抵抗热破坏的耐久性。此外，由于可以抑制二极管dd的发热量，因此当使用二极管dd进行温度检测时，可以抑制由于二极管dd的发热而引起的温度上升，从而可以提高二极管dd的温度检测的精度。因此，可以提高包括二极管dd的半导体装置的性能。
118.此外，在本实施方式中，通过在用于二极管dd的硅膜sf中设置多个n型硅区域ns，可以增加构成二极管dd的pn结的总面积，使得可以在不增加平面尺寸的情况下有效地增加构成二极管dd的pn结的总面积。因此，可以增加构成二极管dd的pn结的总面积，同时抑制硅膜sf的平面尺寸(平面面积)。因此，可以抑制用于二极管dd的硅膜sf的平面尺寸，并且可以使半导体装置cp小型化(使面积小)。此外，由于可以抑制构成二极管dd的硅膜sf的平面尺寸，所以可以确保半导体装置cp中的mosfet形成区域rg2的面积。这使得有可能增加流过功率mosfet的电流，并且也在这方面改善半导体装置cp的性能。
119.此外，在本实施方式中，在硅膜sf中形成的多个n型硅区域ns中的每一个暴露在硅膜sf的上表面上。这使得容易经由插塞pgc将形成在硅膜sf中的多个n型硅区域ns中的每一个电连接到配线m1c。此外，在硅膜sf中，由于在平面图中多个n型硅区域ns中的每一个被p型硅区域ps包围，因此p型硅区域ps也暴露在硅膜sf的上表面上。这使得容易经由插塞pga将硅膜sf的p型硅区域ps电连接到配线m1a。
120.此外，在本实施方式中，p型硅区域ps存在于硅膜sf中的多个n型硅区域ns中的每一个之下。因此，pn结形成在硅膜sf中形成的多个n型硅区域ns中的每一个的侧表面和底表面(下表面)上。由于pn结不仅形成在硅膜sf中形成的多个n型硅区域ns中的每一个的侧表面上，而且形成在底表面上，因此可以进一步增加二极管dd的阴极区域(n型硅区域ns)和阳
极区域(p型硅区域ps)之间的pn结的总面积。这使得能够进一步降低二极管dd的工作电阻，从而能够进一步抑制二极管dd的发热量。这使得能够进一步提高二极管dd的可靠性，从而能够进一步提高包括二极管dd的半导体装置cp的可靠性。此外，当二极管dd用于温度检测时，二极管dd的温度检测的精度可以进一步提高，因此，包括二极管dd的半导体装置的性能可以进一步提高。此外，由于可以在抑制硅膜sf的平面尺寸的同时更有效地增加用于二极管dd的硅膜sf中形成的pn结的面积，因此可以进一步增加用于二极管dd的硅膜sf的平面尺寸，并且可以进一步小型化半导体装置cp(使面积小)。
121.此外，在本实施方式中，在硅膜sf中形成的n型硅区域ns的数量为2个或更多，图2和图3各自示出了在硅膜sf中形成的n型硅区域的数量为3个的情况。在硅膜sf中形成的n型硅区域ns的数量为3个的情况可以在构成二极管dd的pn结的总面积中，比数量为2个的情况更大。此外，在硅膜sf中形成的n型硅区域ns的数目可以是4个或更多。
122.图9和图10是各自示出施加了本实施方式的二极管的特性的曲线图。图9中的曲线图的横轴和图10中的曲线图的横轴对应于硅膜sf中形成的多个n型硅区域ns中的每一个在x方向上的长度l1。图9中的曲线图的纵轴对应于电流基准值流过二极管时的电压值vf(以下称为vf值)。例如，可以使用约50至100μa的任意电流值作为电流参考值。此外，图10中的曲线图的纵轴对应于硅膜sf的面积。注意，图9和图10的每个曲线图对应于n型硅区域ns的长度l1被改变而pn结的总面积保持恒定的情况。
123.如从图9的曲线图可以看出的，当n型硅区域ns在x方向上的长度l1为40微米或更小时，vf值几乎不变。然而，当长度l1大于40微米时，vf值超过上限值(目标值的1.03倍)。随着长度l1的增加，vf值也增加。这是因为：当n型硅区域ns在x方向上的长度l1为40微米或更小时，n型硅区域ns的几乎整个侧表面都可以起到电流通过路径的作用；并且当n型硅区域ns在x方向上的长度l1超过40微米时，在n型硅区域ns的侧表面中出现不起电流通过路径作用的部分。因此，为了使n型硅区域ns的整个侧表面起到电流的通过路径的作用，并且有效地确保起到电流路径作用的pn结的有效面积，n型硅区域ns在x方向上的长度l1优选为40微米或更小。
124.如从图10可以看出的，当pn结的总面积恒定时，增加长度l1使得能够减小硅膜sf的面积，而减小长度l1则带来硅膜sf的面积增大。因此，为了在抑制硅膜sf的平面尺寸(平面面积)的同时确保pn结的面积，希望n型硅区域ns在x方向上的长度l1不太小。从这个观点来看，n型硅区域ns在x方向上的长度l1优选为2微米或更大。
125.因此，n型硅区域ns在x方向上的长度l1优选为2微米或更大和40微米或更小。这使得能够在抑制硅膜sf的平面尺寸(平面面积)的同时，有效地增加起电流路径作用的pn结的有效面积。
126.<半导体装置的制造过程>
127.接下来，将参照图11至图32描述本实施方式的半导体装置的制造过程的示例。图11至图32各自是本实施方式的半导体装置的主要部分在制造过程中的截面图。注意，图11至图32中的图11、图13、图15、图17、图19、图19、图21、图23、图25、图27、图29和图31示出了与上述图4的截面对应的截面(因此，二极管形成区域rg1的截面)。此外，图11至图32中的图12、图14、图16、图18、图18、图20、图22、图24、图26、图28、图30、图32示出了与上述图6对应的截面(因此，mosfet形成区域rg2的截面)。
128.为了制造半导体装置，首先，如图11和图12所示，准备半导体基板sub(半导体晶片)。半导体基板sub具有由n
+
型单晶硅等制成的基板主体sb和形成在基板主体sb的主表面上的由n
‑
型硅单晶制成的外延层ep。
129.接下来，在mosfet形成区域rg2中，通过使用光刻技术和蚀刻技术在半导体基板sub(外延层ep)的主表面中形成沟槽tr(见图12)。
130.接下来，通过栅极绝缘膜gf在沟槽tr中形成沟槽栅电极tg(参见图12)。例如，通过热氧化法等在沟槽tr的侧表面和底表面以及半导体基板sub的上表面上形成用于栅极绝缘膜gf的绝缘膜。此后，在绝缘膜上形成用于沟槽栅电极tg的导电膜(例如，多晶硅膜)，以填充沟槽的内部。然后，通过回蚀法去除沟槽tr外的导电膜。这使得能够形成沟槽栅电极tg和栅绝缘膜gf。
131.接下来，如图13和图14所示，在半导体基板sub上形成绝缘膜zm。然后，通过使用cvd(化学气相沉积)方法等在绝缘膜zm上形成硅膜sf。因此，硅膜sf经由绝缘膜zm形成在半导体基板sub上。在此阶段，硅膜sf由未掺杂的多晶硅膜制成。
132.接下来，通过使用离子注入法等将p型杂质引入硅膜sf中。此时，通过将p型杂质(例如硼)引入到整个硅膜sf中，硅膜sf成为p型硅膜(p型多晶硅膜)。
133.接下来，如图15和图16所示，通过使用光刻技术和蚀刻技术对由绝缘膜zm和绝缘膜zm上的硅膜sf构成的叠层膜进行图案化。因此，硅膜sf被图案化成预定的平面形状。此时，在mosfet形成区域rg2(图16)中，硅膜sf和绝缘膜zm被去除，并且在二极管形成区域rg1(图15)中，图案化的硅膜sf保留并成为用于二极管dd的硅膜sf。
134.接下来，如图17和图18所示，在mosfet形成区域rg2(图18)中，通过离子注入p型杂质至半导体基板sub的主表面中，形成p型半导体区域pr。p型半导体区域pr形成在半导体基板sub的上层部(外延层ep)上。此时，二极管形成区域rg1(图17)中的硅膜sf被光刻胶层(未示出)等覆盖，以防止离子注入被引入。
135.接下来，如图19和图20所示，在mosfet形成区域rg2(图20)中，通过将n型杂质离子注入半导体基板sub的主表面，形成n
+
型半导体区域nr。n
+
型半导体区域nr的深度比p型半导体区域pr的深度浅，并且n
+
型半导体区域nr形成在p型半导体区域pr上。在该离子注入时，二极管形成区域rg1(图19)中的硅膜sf被光刻胶层(未示出)等覆盖，以防止离子注入被引入。
136.接着，如图21和图22所示，在半导体基板sub的主表面上(在整个主表面上)形成作为层间绝缘膜的绝缘膜il，以覆盖沟槽栅电极tg和硅膜sf。
137.接下来，如图23和图24所示，通过使用光刻技术和蚀刻技术在绝缘膜il中形成接触孔cts和接触孔cta。在mosfet形成区域rg2中形成接触孔cts(图24)，在二极管形成区域rg1中的硅膜sf上形成接触孔cta(图23)。mosfet形成区域rg2中的接触孔cts和二极管形成区域rg1中的接触孔cta可以在相同的步骤中形成，也可以在分开的步骤中形成。
138.接下来，如图25和图26所示，通过光刻法在绝缘膜il上形成光刻胶图案rp1，然后通过使用光刻胶图案rp1蚀刻绝缘膜il。以这种方式，在绝缘膜il中形成接触孔ctc。在二极管形成区域rg1中的硅膜sf上形成接触孔ctc(图25)。
139.接着，如图27和图28所示，通过将n型杂质(例如砷)离子注入到从接触孔ctc暴露的硅膜sf，在硅膜sf上形成多个n型硅区域ns。在硅膜sf上形成多个接触孔ctc，并且在硅膜
sf上形成与接触孔ctc的数目相同的n型硅区域ns。绝缘膜il可以用作掩模层，用于通过离子注入在硅膜sf上形成n型硅区域ns。此外，在该离子注入时，调整离子注入的能量，使得在硅膜sf中，n型硅区域ns的底表面的深度位置变得比硅膜sf的下表面的深度位置浅。即，使n型硅区域ns的厚度小于硅膜sf的厚度。
140.在形成n型硅区域ns之前，硅膜sf已经是p型多晶硅膜，并且整个硅膜sf已经是p型硅区域，使得当形成n型硅区域ns时，硅膜sf的还不是n型硅区域ns的部分成为p型硅区域ps。因此，在二极管形成区域rg1中，形成具有p型硅区域ps和多个n型硅区域ns的硅膜sf。
141.接下来，如图29和图30所示，在接触孔ct(cts，cta，ctc)中形成插塞pg(pgs，pga，pgc)。
142.例如，在包括接触孔ct(cts，cta，ctc)的底表面和侧壁的绝缘膜il上形成阻挡导体膜之后，在阻挡导体上形成主导体膜(例如，钨膜)以便填充孔ct(cts，cta，ctc)。然后，通过cmp方法等除去接触孔ct(cts，cta，ctc)外不必要的主导体膜和阻挡导体膜。这使得能够形成插塞pg(pgs，pga，pgc)。
143.接着，如图31和图32所示，在嵌有插塞pg(pgs，pga，pgc)的绝缘膜il上形成配线m1(m1s，m1a，m1c)。例如，在嵌有插塞pg(pgs，pga，pgc)的绝缘膜il上形成用于形成配线m1的导电膜(例如，铝合金膜)之后，利用光刻技术和蚀刻技术对该导电膜进行图案化，使得能够形成由图案化的导电膜制成的配线m1(m1s，m1a，m1c)。这里将省略对后续步骤的说明和描述。
144.注意，在形成最上层的保护膜之后，根据需要对半导体基板sub的背面进行研磨或抛光，以减小半导体基板sub的厚度，然后可以在半导体基板sub的整个背面上形成背电极be。在形成背电极be之后，通过切割等对半导体基板sub进行分割(分离和切割)，以从半导体基板sub获得单个半导体芯片(半导体装置)。
145.<修改示例>
146.图33和图34是根据本实施方式的半导体装置的修改示例的主要部分的平面图，图35是根据本实施方式的半导体装置的修改示例的主要部分的截面图。图33至图35分别对应于第一实施方式的图2至图4。图33和图34中沿线c1
‑
c1截取的截面图基本上对应于图35的截面图。
147.在图33至图35所示的变形例的情况下，在硅膜sf上形成的多个n型硅区域ns在平面图中以矩阵(网状)排列。排列成矩阵的多个n型硅区域ns经由多个插塞pgc电连接到配线m1c。
148.同样在图33至图35所示的变形例的情况下，通过增加n型硅区域ns的侧表面的总数，增加n型硅区域ns的侧表面的总面积，并且通过不仅在n型硅区域ns的侧表面上而且在其底表面上形成pn结，可以增加构成二极管dd的pn结的总面积。
149.此外，如图33至图35所示的多个n型硅区域ns的矩阵布置也可以应用于后述的第二实施方式。
150.(第二实施方式)
151.图36和图37是根据第二实施方式的半导体装置的主要部分的平面图，图38和图39是根据第二实施方式的半导体装置的主要部分的截面图。图36至图39分别对应于如上所述的第一实施方式的图2至图5。图36和图37中的各自的线d1
‑
d1位置处的截面图基本上对应
于图38的截面图，图36和图37中的各自的线d2
‑
d2位置处的截面图基本上对应于图39的截面图。
152.注意，除了二极管dd的结构之外，根据第二实施方式的半导体装置的结构几乎与第一实施方式的半导体装置cp的结构相同。因此，在第二实施方式中，下面将主要描述与第一实施方式不同的关于二极管dd的结构的一点。
153.同样在第二实施方式中，构成二极管dd的硅膜sf具有p型硅区域ps和多个n型硅区域ns，在平面图中多个n型硅区域ns中的每一个被p型硅区域ps包围。
154.在上述第一实施方式中，形成在硅膜sf中的多个n型硅区域ns的每个n型硅区域ns的底表面的深度位置比硅膜sf的下表面的深度位置浅，因此，多个n型硅区域ns的每一个在硅膜sf的厚度方向上没有穿透硅膜sf。因此，在上述第一实施方式中，在硅膜sf的下表面上未露出每个n型硅区域ns，并且在每个n型硅区域ns的底表面下已存在p型硅区域ps。
155.相反，在本第二实施方式中，形成多个n型硅区域ns中的每一个，以便在硅膜sf的厚度方向上穿透硅膜sf。即，每个n型硅区域ns的厚度与硅膜sf的厚度大致相同。因此，在本第二实施方式中，形成在硅膜sf上的多个n型硅区域ns中的每一个暴露在硅膜sf的上表面上，并且暴露在硅膜sf的下表面上。因此，在本第二实施方式中，在每个n型硅区域ns下不存在p型硅区域ps。
156.为此，在上述第一实施方式中，每个n型硅区域ns的侧表面和底表面与p型硅区域ps接触，并且pn结形成在每个n型硅区域ns的侧表面和底表面上。相反，在本第二实施方式中，每个n型硅区域ns的侧表面与p型硅区域ps接触，并且pn结形成在每个n型硅区域ns的侧表面上。然而，每个n型硅区域ns的底表面不与p型硅区域ps接触，因此，没有pn结形成在每个n型硅区域ns的底表面上。
157.除了上述描述之外，根据第二实施方式的半导体装置的配置与根据上述第一实施方式的半导体装置cp的配置几乎相同，因此这里将省略其重复描述。
158.同样在第二实施方式中，在用于二极管dd的硅膜sf中设置多个n型硅区域ns，使得在平面图中多个n型硅区域ns中的每一个被p型硅区域ps包围。这使得可以增加其上形成有pn结的n型硅区域ns的侧表面的总数，并相应地增加其中形成有pn结的n型硅区域ns的侧表面的总面积。因此，可以增加构成二极管dd的pn结的总面积。换言之，可以增加构成二极管dd的pn结的总面积，同时抑制硅膜sf的平面尺寸(平面面积)。因此，由于可以降低二极管dd的工作电阻，所以可以抑制二极管dd的发热量。因此，可以提高二极管dd的可靠性，并且相应地，可以提高包括二极管dd的半导体装置cp的可靠性。而且，可以提高半导体装置的性能。此外，半导体装置可以小型化(使面积小)。
159.然而，在第一实施方式中，pn结不仅形成在每个n型硅区域ns的侧表面上，而且形成在其底表面上，而在第二实施方式中，pn结形成在每个n型硅区域ns的侧表面上，并且没有pn结形成在每个n型硅区域ns的底表面上。因此，当比较第一实施方式和第二实施方式时，第一实施方式可以使构成二极管dd的pn结的总面积大于第二实施方式的总面积，因为pn结也形成在每个n型硅区域ns的底表面上。因此，由于二极管dd在第一实施方式中的工作电阻比在第二实施方式中的工作电阻小(低)，因此可以进一步抑制二极管dd的发热量。因此，在提高包括二极管dd的半导体装置cp的可靠性方面，第一实施方式比第二实施方式更有利。
160.接下来，将参照图40至图49描述根据第二实施方式的制造过程的示例。图40至图49中的每一个是制造过程中根据第二实施方式的半导体装置的主要部分的截面图。注意，图40至图49中的图40、图42、图44、图46和图48示出了与图38对应的截面(因此，二极管形成区域rg1的截面)，如上所述。此外，图40至图49中的图41、图43、图45、图47和图49示出了与上述图39相对应的截面(因此，mosfet形成区域rg2的截面)。
161.由于直到获得图17和图18的结构之前，本第二实施方式的制造过程与上述第一实施方式的制造过程相同，因此在此省略其重复说明。
162.在以与第一实施方式中相同的方式获得图17和图18的结构后，在本第二实施方式中如图40和图41所示，曝光mosfet形成区域rg2(图41)，通过使用光刻技术形成覆盖二极管形成区域rg1中的硅膜sf的光刻胶图案(掩模层)rp2(图40)。光刻胶图案rp2具有开口op1，该开口op1暴露硅膜sf中的n型硅区域ns应该被暴露的区域。
163.接下来，执行用于形成n
+
型半导体区域nr和n型硅区域ns的离子注入步骤。在该离子注入步骤中，离子注入n型杂质(例如砷)。通过该离子注入步骤，在mosfet形成区域rg2中，将n型杂质注入半导体基板sub(具体地，p型半导体区域pr的上部)，以形成n
+
型半导体区域nr，并且在二极管形成区域rg1中，将n型杂质注入从光刻胶图案rp2的开口op1露出的部分的硅膜sf，以形成n型硅区域ns。由于在硅膜sf上形成多个开口op1，因此在硅膜sf上形成多个n型硅区域ns。光刻胶图案rp2可以用作掩模层，用于通过离子注入在硅膜sf上形成多个n型硅区域ns。此外，在该离子注入步骤中，希望调节离子注入的能量，使得用作源极区域的n
+
型半导体区域nr具有适当的厚度。
164.接着，如图42和图43所示，在半导体基板sub的主表面(整个主表面上方)上形成作为层间绝缘膜的绝缘膜il以覆盖沟槽栅电极tg和硅膜sf。
165.接下来，如图44和图45所示，通过使用光刻技术和蚀刻技术在绝缘膜il中形成接触孔cts、cta、ctc。在mosfet形成区域rg2中形成接触孔cts(图45)，在二极管形成区域rg1中的硅膜sf上形成接触孔cta和ctc(图44)。接触孔cta和接触孔ctc可以在相同的工艺中形成。接触孔cts可以在与接触孔cta和ctc相同的步骤中形成，或者在分开的步骤中形成。
166.第二实施方式的后续步骤与第一实施方式几乎相同。即，如图46和图47所示，插塞pg(pgs，pga，pgc)以与上述第一实施方式中相同的方式形成在接触孔ct(cts，cta，ctc)中。然后，如图48和图49所示，以与第一实施方式相同的方式，在嵌有插塞pg(pgs，pga，pgc)的绝缘膜il上形成配线m1(m1s，m1a，m1c)。
167.在本第二实施方式中，与进行用于在mosfet形成区域rg2的半导体基板sub中形成n
+
型半导体区域nr的离子注入步骤相同地设定进行用于在硅膜sf中形成多个n型硅区域ns的离子注入步骤。这导致在本第二实施方式的制造过程的情况下获得能够减少离子注入步骤的数量的优点。
168.同时，在第一实施方式的情况下，用于在硅膜sf中形成多个n型硅区域ns的离子注入步骤可以根据待形成的n型硅区域ns的厚度调节离子注入的能量。因此，容易控制n型硅区域ns的底表面的深度位置。因此，可以更精确地形成一结构，其中n型硅区域ns的底表面的深度位置比硅膜sf的下表面的深度位置浅，如第一实施方式中所述。
169.(第三实施方式)
170.图50和图51是根据第三实施方式的半导体装置的主要部分的平面图，图52和图53
是根据第三实施方式的半导体装置的主要部分的截面图。图50至图53分别对应于第一实施方式的图2至图5。图50和图51中的各自的线e1
‑
e1位置处的截面图基本上对应于图52的截面图，图50和图51中的各自的线e2
‑
e2位置处的截面图基本上对应于图53的截面图。
171.注意，除了二极管dd的结构之外，第三实施方式的半导体装置的结构与上述第一实施方式的半导体装置cp的结构几乎相同。因此，在第三实施方式中，下面将主要描述与第一实施方式不同的关于二极管dd的结构的一点。
172.在上述第一实施方式中，构成二极管dd的硅膜sf具有p型硅区域ps和多个n型硅区域ns，在平面图中多个n型硅区域ns中的每一个已经被p型硅区域ps包围。
173.相反，在本第三实施方式中，构成二极管dd的硅膜sf具有p型硅区域ps和n型硅区域ns，n型硅区域ns被p型硅区域ps包围，但在硅膜sf中形成的n型硅区域ns的数量为1个。
174.本第三实施方式与上述第一实施方式几乎相同，在于形成在硅膜sf中的n型硅区域ns的底表面的深度位置比硅膜sf的下表面的深度位置浅。因此，同样在本第三实施方式中，n型硅区域ns的厚度小于硅膜sf的厚度。因此，n型硅区域ns在硅膜sf的厚度方向上不穿透硅膜sf。因此，同样在本第三实施方式中，n型硅区域ns不暴露在硅膜sf的下表面上，而p型硅区域ps存在于n型硅区域ns的底表面之下。因此，同样在本第三实施方式中，n型硅区域ns的侧表面和底表面与p型硅区域ps接触，并且pn结形成在n型硅区域ns的侧表面和底表面上。
175.在本第三实施方式中，形成在硅膜sf上的n型硅区域ns经由插塞pgc电连接到配线m1c。因此，尽管插塞pgc布置在硅膜sf的n型硅区域ns上，但插塞pgc的数目可以是一个或多个中的任何一个。图51示出了一种情况，其中：在硅膜sf的n型硅区域ns上布置两个插塞pgc；并且n型硅区域ns和配线m1c经由两个插塞pgc而被电连接。在图51的情况下，插塞pgc具有在平面图中其纵向为y方向的矩形平面形状，并且两个插塞pgc被布置成在x方向上彼此分离。
176.除了以上各点之外，本第二实施方式的半导体装置的配置与上述第一实施方式的半导体装置cp的配置几乎相同，因此这里将省略对其的重复描述。
177.在本第三实施方式中，pn结不仅形成在n型硅区域ns的侧表面上，而且形成在n型硅区域ns的底表面上。因此，与在n型硅区域ns10的底表面上不形成pn结的上述讨论实例(图7和图8)相比，在n型硅区域ns的底表面上形成pn结的本发明的第三实施方式(图50至图53)能够使构成二极管dd的pn结表面的总面积更大。换言之，可以增加构成二极管dd的pn结的总面积，同时抑制硅膜sf的平面尺寸(平面面积)。因此，由于可以降低二极管dd的工作电阻，所以可以抑制二极管dd的发热量。因此，可以提高二极管dd的可靠性，并且相应地，可以提高包括二极管dd的半导体装置cp的可靠性。此外，可以改善包括二极管dd的半导体装置cp的性能。此外，半导体装置可以小型化(使面积小)。
178.上述第一至第三实施方式被设计成使得构成二极管dd的pn结的总面积增大。有两种方法用于增加构成二极管dd的pn结的总面积。第一方法是：在平面图中由p型硅区域ps包围n型硅区域ns，使得pn结形成在n型硅区域ns的侧表面上；通过增加在硅膜sf上形成的n型硅区域ns的数量(两个或更多个)，增加n型硅区域ns的侧表面的总数；从而增加n型硅区域ns的侧表面的总面积。第二方法是：通过使n型硅区域ns的底表面的深度位置比硅膜sf的下表面的深度位置浅，使p型硅区域ps存在于n型硅区域ns的底表面下方；并且不仅在n型硅区
域ns的底表面上而且在n型硅区域ns的底表面上形成pn结。本发明的第三实施方式应用第二方法，上述第二实施方式应用第一方法，上述第一实施方式同时应用第一方法和第二方法。
179.因此，上述第一至第三实施方式中的第一实施方式能够使构成二极管dd的pn结的总面积最大化，因此能够使二极管dd的工作电阻最小化。因此，在提高包括二极管dd的半导体装置cp的可靠性方面，上述第一实施方式在第一至第三实施方式中是最有利的。
180.如上所述，基于本发明的实施方式对本发明人的发明进行了具体地描述，但是本发明不限于上述实施方式，并且可以在不脱离其范围的情况下进行各种修改，这是不言而喻的。