半导体结构及其制造方法与流程

1.本发明的实施例是涉及一种半导体结构及其制造方法，特别是涉及一种包括三维集成电路管芯堆叠的半导体结构及其制造方法。


背景技术：

2.由于各种零组件(例如晶体管、二极管、电阻器、电容器等)的集成度不断在提高，半导体产业正经历快速发展。集成度的提高多半归功于最小特征大小的不断缩减，这样的发展使得固定区域中所能集成的零组件数量增加了。然而，由于工艺上的限制，持续缩减最小特征大小变得越来越困难。为了进一步提高电路密度，半导体产业一直在研究具有多个彼此堆叠并接合的集成电路(integrated circuit；ic)管芯的三维(three-dimensional；3d)ic。随着越来越多的ic管芯接合在一起，用来形成可靠半导体结构的堆叠及接合技术正面临制造上的挑战。


技术实现要素：

3.根据一些实施例，一种半导体结构包括顶层、底层及中间层。底层包括在第一半导体衬底上方的第一内连线结构以及在第一内连线结构上方的第一正面接合结构。中间层插设在顶层与底层之间并电耦合至顶层及底层。中间层包括在第二半导体衬底上方的第二内连线结构、插设在顶层与第二内连线结构之间的第二正面接合结构以及插设在第二半导体衬底与底层的第一正面接合结构之间的背面接合结构。第二正面接合结构的第一接合特征包括与第二内连线结构接触的第一接合通孔、在第一接合通孔上方的第一接合接点以及位于第一接合接点的底部与第一接合通孔的顶部之间的阻障层界面。
4.根据一些替代实施例，一种半导体结构包括第一堆叠以及在第一堆叠下方并电耦合至第一堆叠的第二堆叠。第二堆叠包括第一层及第二层，其中第二层插设在第一堆叠与第一层之间并电耦合至第一堆叠及第一层。第一层包括在第一半导体衬底上方的第一内连线结构。第二层包括在第二半导体衬底上方的第二内连线结构以及延伸穿过第二半导体衬底的第一贯通衬底通孔。第一贯通衬底通孔包括第一端及第二端，其中第一端接合至第一层的第一内连线结构的第一金属图案，而第二端落在第二内连线结构的第二金属图案上。
5.根据一些替代实施例，一种半导体结构的制造方法包括至少以下步骤。提供第一半导体晶片，其中第一半导体晶片包括在第一半导体衬底上方的背面接合结构、在第一半导体衬底下方的第一内连线结构以及连接至第一内连线结构的内连线层的接合通孔。将第二半导体晶片接合至第一半导体晶片以形成接合晶片，其中第二半导体晶片包括第二半导体衬底、接合至第一半导体晶片的背面接合结构的第一正面接合结构以及插设在第二半导体衬底与第一正面接合结构之间的第二内连线结构。对接合晶片进行修整。在进行去除之后，在第一半导体晶片的接合通孔上形成接合接点，以形成第一半导体晶片的第二正面接合结构。
附图说明
6.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的大小。
7.图1a～1j是示出根据一些实施例的包括正面至背面接合界面的半导体结构的制造方法中各个阶段的剖面示意图。
8.图2a是示出根据一些实施例的在图1e中描绘的虚线框a的放大剖面示意图。
9.图2b是示出根据一些实施例的在图1f中描绘的虚线框b的放大剖面示意图。
10.图2c是示出根据一些实施例的在图1i中描绘的虚线框c的放大剖面示意图。
11.图3是示出根据一些实施例的包括正面至背面接合界面的半导体结构的剖面示意图。
12.图4a～4d是示出根据一些实施例的包括正面至背面接合界面的半导体结构的制造方法中各个阶段的剖面示意图。
13.图5a是示出根据一些实施例的在图4b中描绘的虚线框d的放大剖面示意图。
14.图5b～5c是示出根据一些实施例的在图4b中描绘的虚线框d中的变化的放大剖面示意图。
15.图6a～6d是示出根据一些实施例的包括正面至正面接合界面的半导体结构的制造方法中各个阶段的剖面示意图。
16.图7是示出根据一些实施例的在图6a中描绘的虚线框e的放大剖面示意图。
17.图8a～8b是示出根据一些实施例的包括正面至正面接合界面的半导体结构的制造方法中各个阶段的剖面示意图。
18.图9是示出根据一些实施例的半导体结构的应用的剖面示意图。
19.图10是示出根据一些实施例的用于制造半导体结构的方法的流程图。
20.附图标号说明
21.10、20、30、40、45：半导体结构；
22.10d、20d、30d、40d、45d：管芯堆叠；
23.10r：重分布结构；
24.10rd：钝化层；
25.10rl：导电图案；
26.10rv：导电通孔；
27.10t：导电端子；
28.45e、123e：侧壁；
29.45l：凸缘；
30.50：临时载体；
31.51：临时黏着层；
32.101、201、201’：半导体衬底；
33.101b、201b：背面；
34.101b’：薄化后的背面；
35.101f、201f：正面；
36.101h、101h’、th4、th5：厚度；
37.101iw、1061iw：内侧壁；
38.102、202：半导体组件；
39.103：隔离区域；
40.104、204、204’：内连线结构；
41.105、205：背面贯通衬底通孔；
42.105a：第一部分；
43.105as：渐缩侧壁；
44.105b：第二部分；
45.105bs1：上侧壁；
46.105bs2：下侧壁；
47.105m、106m、1071m、1072m、1073m、2042m、2071m、2072m、2073m、3071m、3072m、3073m、5071m、5072m、5072m’、5073m、tms：主表面；
48.105mw、105nw、1072bw、tmw、tmw1、tmw2：横向尺寸；
49.106、1042、2042：介电层；
50.107：背面接合结构；
51.207、207’、307、507：正面接合结构；
52.1000：方法；
53.1041、2041：内连线层；
54.1061、2071a、3071a：第一介电子层；
55.1062、2071b、3071b：第二介电子层；
56.1071、1071’、2071、3071、5071：接合介电层；
57.1071a：介电子层；
58.1071b、2071d、3071d：接合膜；
59.1072、2072、3072、5072、5072’：接合特征；
60.1072bs：底表面；
61.1073、2073、3073、5073：虚设特征；
62.1101、1102、1103、1201～1202、1301、1302、1303：步骤；
63.2071c、3071c：第三介电子层；
64.2072c、3072b、3072c：接合接点；
65.3072vt：顶表面；
66.a、b、c、d、e：虚线框；
67.bb4、bb41：背面接合表面；
68.bi、bi12、bi34、bi45、bi451：接合界面；
69.bm、cb、vb：阻障材料；
70.bmi：阻障材料界面；
71.bv0、v0：金属通孔；
72.cc、vc：导电材料；
73.dm：介电材料；
74.ep：边缘部分；
75.fb5、fb51：正面接合表面；
76.m0、tm：金属图案；
77.sl：牺牲层；
78.sp1：半导体封装件；
79.sp11：第一封装组件；
80.sp12：第二封装组件；
81.sp13：外部端子；
82.t123、t123’：第一堆叠；
83.t12’、t451’、t45’：经修整的晶片；
84.t1’、t2’、t3’、t4、t42、t5、t51：半导体晶片；
85.t21、t3、t31、t41：层；
86.t42’、t4’、t51’、t5’：修整后的半导体晶片；
87.t45、t445、t450、t451：第二堆叠；
88.vo1、vo2：开口；
89.vo3、vo4：沟槽。
具体实施方式
90.以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列方式的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见且自身并不表示所论述的各个实施例和/或配置之间的关系。
91.此外，为易于说明，本文中可能使用例如“位于...之下(beneath)”、“位于...下方(below)”、“下部的(lower)”、“位于...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还涵盖装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
92.本揭露也可以包括其他特征及工艺。举例来说，可以包括测试结构以辅助3d封装或3dic设备的验证测试。举例来说，测试结构可以包括形成在重分布层中或衬底上的测试垫，测试垫可以用来测试3d封装或3dic，使用探针及/或探针卡等。验证测试可以在中间结构以及最终结构上进行。另外，本文中所揭露的结构及方法可以与结合了已知良好管芯的中间验证的测试方法合并使用，以提高良率并降低成本。
93.图1a～1j是示出根据一些实施例的包括正面至背面接合界面的半导体结构的制造方法中各个阶段的剖面示意图，图2a是示出根据一些实施例的在图1e中描绘的虚线框a的放大剖面示意图，图2b是示出根据一些实施例的在图1f中描绘的虚线框b的放大剖面示意图，图2c是示出根据一些实施例的图1i中描绘的虚线框c的放大剖面示意图。应该理解的
是，以下所描述的在晶片级执行的工艺步骤仅是示例，其目的并不在于限制本揭露的范围。
94.参照图1a，提供半导体晶片t4”。在一些实施例中，半导体晶片t4”包括具有正面101f及背面101b的半导体衬底101。半导体衬底101的材料可以是(或包括)元素型半导体(例如晶体、多晶或非晶结构中的硅或锗等)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟等)、合金半导体(例如硅锗(sige)、磷化砷镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)等)、上述材料的组合或其他合适的材料。在一些实施例中，半导体衬底101包括多层半导体、绝缘层覆半导体(semiconductor-on-insulator；soi)(例如绝缘层覆硅或绝缘层覆锗)等。
95.在一些实施例中，可以将多个半导体组件102(例如晶体管、二极管、电阻器、电容器等)布置在半导体衬底101的正面101f。半导体组件102可以使用前段工艺(front-end of line；feol)制造技术来形成。另外，可以在半导体衬底101的正面101f形成多个隔离区域103，用以将相邻区域彼此电隔离。隔离区域103可以是或可以包括介电材料(例如氧化硅、氮化硅、氮氧化硅、掺杂氟化物的硅酸盐玻璃、上述材料的组合等)。在一些实施例中，隔离区域103被称为浅沟渠隔离区(shallow trench isolator；sti)。应该理解的是，半导体组件102及隔离区域103仅是示例，半导体组件102及隔离区域103的位置及数量并不构成对本揭露范围的限制。作为另一种选择，隔离区域103可被省略。
96.继续参照图1a，内连线结构104设置在半导体衬底101的正面101f上。内连线结构104可以使用后段工艺(back-end of line；beol)制造技术来形成，并且可以电耦合至半导体组件102。举例来说，层间介电(inter-layer dielectric；ild)层可以形成在正面101f上，用以覆盖半导体组件102。另外，包括金属图案及通孔的任意数量的金属间介电(inter-metal dielectric；imd)层可以形成在层间介电层上。在一些实施例中，内连线结构104包括嵌入在介电层1042中的多个内连线层1041。介电层1042可以包括氧化物、极低k介电材料、低k介电材料等中的一种或多种。内连线层1041可以包括导电材料，例如铜、铝、钨、上述材料的组合等。内连线层1041可以包括交替地堆叠在介电层1042中的多个金属图案(例如接垫及接线)及金属通孔。在一些实施例中，内连线层1041包括嵌入在介电层1042中并紧邻金属图案设置的虚设金属图案(未示出)。
97.在一些实施例中，金属图案的大小可以随着与半导体衬底101的距离增加而增大。举例来说，在底层(例如靠近半导体衬底101)的金属图案m0比在顶层(例如远离半导体衬底101)的金属图案tm薄。金属通孔的尺寸也可以随着与半导体衬底101的距离增加而增大。在一些实施例中，位于相同层的一些金属通孔具有不同的尺寸。举例来说，形成在金属图案m0上的金属通孔bv0的尺寸大于形成在相同层上的金属通孔v0的尺寸。作为另一种选择，金属通孔(bv0及v0)可具有相似尺寸。金属通孔bv0及下方的金属图案m0可以对应于隔离区域103，用以连接随后形成的贯通衬底通孔。金属通孔可以具有渐缩的形状，并且沿着从正面101f延伸到背面101b的厚度方向逐渐变窄。作为另一种选择，金属通孔可以具有大体上垂直的侧壁。
98.仍然参照图1a，根据一些实施例，多个接合通孔3072v可以形成在内连线层1041的最上层的金属图案tm上。在一些实施例中，接合通孔3072v是被在介电层1042上方的第一介电子层3071a所覆盖。各个接合通孔3072v可以包括导电材料vc及作为导电材料vc底衬的阻障材料vb。阻障材料vb可以使导电材料vc与第一介电子层3071a分离。在一些实施例中，第
一介电子层3071a的材料类似于下方的介电层1042。在一些实施例中，第一介电子层3071a的材料可以包括氧化物材料(例如氧化硅)、氮化物材料(例如氮化硅)、其他合适的材料(例如碳化硅、氮氧化硅等)等。导电材料vc可以包括铜或铜合金，但是也可以使用其他合适的导电材料，例如铝、金、银、上述材料的组合等作为替代。阻障材料vb可以具有导电性，并且位于金属图案tm与上方的导电材料vc之间以及位于导电材料vc与第一介电子层3071a之间。举例来说，阻障材料vb包括但不限于钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、氮化铝(aln)、上述材料的组合等。
99.继续参照图1a中的放大图，接合通孔3072v的形成可以包括至少以下步骤。举例来说，可以使用光刻刻蚀工艺或其他合适的技术将多个通孔开口vo1形成在第一介电子层3071a中，用以暴露出金属图案tm的至少一部分使其可以被接触。接下来，可以将阻障材料vb形成在第一介电子层3071a的定义出各个开口vo1的内侧壁上，并且将阻障材料vb形成在被通孔开口vo1可接触地暴露出来的金属图案tm的部分上，用来作为通孔开口vo1的底衬。随后，可以在阻障材料vb上形成导电材料vc，用以填充通孔开口vo1。在一些实施例中，可以将晶种材料(未示出)沉积在阻障材料vb上，用以辅助导电材料vc的形成。随后，可以使用例如化学机械研磨(chemical-mechanical polishing；cmp)工艺、刻蚀工艺或任何合适的技术来去除通孔开口vo1以外的导电材料vc及下方的阻障材料vb。应该注意的是，为了方便说明，其他附图中省略了接合通孔3072v的阻障材料及晶种材料。
100.在一些实施例中，接合通孔3072v是接合特征的一部分，而覆盖接合通孔3072v的第一介电子层3071a是接合介电层的一部分(例如参照图1i)。作为另一种选择，可以不在这个阶段形成接合通孔3072v，而是在将半导体晶片t4”接合至另一个晶片之后才形成接合通孔3072v。在形成接合通孔3072v之后，可以在第一介电子层3071a上形成介电材料dm，用以覆盖接合通孔3072v。介电材料dm可以是单层或包括多个子层。在一些实施例中，介电材料dm包括多个子层，这些子层在随后的工艺中会被形成为接合介电层。应该注意的是，本文所示的介电材料dm仅是示例，介电材料dm的子层数量并不构成对本揭露范围的限制。在这个阶段，可以将接合通孔3072v埋设在介电材料(例如dm及3071a)中。在一些实施例中，可以将牺牲层sl形成在介电材料dm上作为保护，牺牲层sl可以在随后的工艺中移除。牺牲层sl可以由包括氮氧化硅、氮化硅等的聚合物制成。作为另一种选择，可以省略牺牲层sl及/或介电材料dm。
101.参照图1b，同时继续参照图1a，可以将半导体晶片t4”贴附至临时载体50，并且可以薄化半导体衬底101。在一些实施例中，在将半导体晶片t4”贴附至临时载体50之后，内连线结构104面向临时载体50，而半导体衬底101的背面101b朝上以进行背面处理。临时载体50的材料可以包括玻璃、金属、陶瓷、硅、塑料、上述材料的组合、上述材料的多层或可以在后续工艺中为半导体晶片t4”提供结构支撑的其他合适材料。在一些实施例中，将半导体晶片t4”贴附至临时载体50的步骤包括将牺牲层sl接合至形成在临时载体50上的临时黏着层51。临时黏着层51可以是或可以包括聚合物层、紫外线固化层及/或其他合适的临时黏着剂。作为另一种选择，可以省略临时黏着层51。
102.在一些实施例中，在将半导体晶片t4”接合至临时载体50之后，针对半导体衬底101的背面101b进行薄化工艺(例如cmp、研磨、刻蚀、上述工艺的组合及/或其他适用的工艺)。在一些实施例中，半导体衬底101的厚度从700μm以上的厚度101h减小到大约0.5μm至
10μm之间的范围内的厚度101h’。半导体衬底101的薄化可以用于减小随后形成的与内连线层1041电连接的贯通衬底通孔的长度，从而提高性能。
103.参照图1c，可以形成多个背面贯通衬底通孔(back-side through substrate via；btsv)105，用以电耦合至内连线结构104。在一些实施例中，背面贯通衬底通孔105落在直接连接至金属通孔bv0的金属图案m0上。在一些实施例中，背面贯通衬底通孔105的形成包括形成晶种材料层(例如tin/cu、tan/cu等)，然后镀覆导电材料层(例如铜、铝、合金、上述材料的组合等)在晶种材料层上。在正面101f形成有隔离区域103的一些实施例中，每个背面贯通衬底通孔105穿透半导体衬底101并且穿过其中一个隔离区域103，以进一步延伸到介电层1042中并落在金属图案m0上。应该理解的是，取决于电路设计，背面贯通衬底通孔105可以物理地连接至在任何层上的金属图案，背面贯通衬底通孔105亦可采用其他配置。
104.在一些实施例中，在形成背面贯通衬底通孔105之前，可在半导体衬底101薄化后的背面101b’上形成介电层106，用以横向覆盖随后形成的背面贯通衬底通孔105。举例来说，将第一介电子层1061沉积在薄化后的背面101b’上，然后可以将第二介电子层1062形成在第一介电子层1061上，其中第一介电子层1061及第二介电子层1062是使用不同绝缘材料制成。举例来说，第一介电子层1061可以包括氧化铝、氧化钛、氧化钽、氧化铪、氧化锆等，而第二介电子层1062可以包括氧化硅、氮化硅、碳化硅、氮氧化硅及/或其他合适的材料。应该注意的是，这里仅示出介电层106的两个子层作为示例，介电层106可以是单层或包括两个以上的子层。
105.在一些实施例中，第二介电子层1062的一部分沿着下方的第一介电子层1061的内侧壁1061iw延伸至半导体衬底101的各个贯通孔，用以将随后形成的背面贯通衬底通孔105与半导体衬底101分离。第二介电子层1062覆盖半导体衬底101的内侧壁101iw的部分可以作为介电阻障衬层，用以防止随后形成的背面贯通衬底通孔105的导电材料(例如铜)扩散到半导体衬底101中。
106.继续参照图1c，各个背面贯通衬底通孔105的至少一部分可以被介电层106暴露出来，使其可以被接触。举例来说，背面贯通衬底通孔105的主表面105m与介电层106的主表面106m(例如第二介电子层1062的顶表面)大体上齐平。各个背面贯通衬底通孔105的主表面105m的横向尺寸(例如宽度或直径)105mw可以在大约0.05μm至大约10μm的范围内。横向尺寸105mw可以大于连接至金属图案的底表面的横向尺寸105nw。在一些实施例中，各个背面贯通衬底通孔105包括第一部分105a及连接到第一部分105a的第二部分105b，其中第一部分105a从半导体衬底101的薄化后的背面101b’突出，而第二介电子层1062则插设在第二部分105b与半导体衬底101之间。
107.在一些实施例中，第一部分105a具有渐缩侧壁105as，使得第一部分105a的横向尺寸(例如宽度或直径)从介电层106到减小半导体衬底101的薄化后的背面101b’。在一些实施例中，第一部分105a的横向尺寸由从主表面105m的横向尺寸105mw到虚拟表面的横向尺寸的斜率向内渐缩，其中所述虚拟表面位于薄化后的背面101b’所在的平面上。在一些实施例中，从剖视图来看，渐缩侧壁105as具有连续的弯曲形状。作为另一种选择，从剖视图来看，第一部分105a的渐缩侧壁105as具有但不限于几何多边形状。第二部分105b可以具有连接到渐缩侧壁105as的上侧壁105bs1以及连接到上侧壁105bs1的下侧壁105bs2。在一些实施例中，第二介电子层1062覆盖上侧壁105bs1的部分比第二介电子层1062覆盖下侧壁
105bs2的部分厚。举例来说，第二部分105b的上部(例如对应于上侧壁105bs1)的横向尺寸大体上小于第二部分105b的下部(例如对应于下侧壁105bs2)的横向尺寸，其中下部的横向尺寸大体上小于第一部分105a的横向尺寸105mw。应该注意的是，为了方便说明，背面贯通衬底通孔105有所简化，并且其他附图中省略了第二介电子层1062插设在背面贯通衬底通孔105及半导体衬底101之间的部分。
108.参照图1d，可以在介电层106及背面贯通衬底通孔105上形成背面接合结构107。举例来说，背面接合结构107包括接合介电层1071及被接合介电层1071横向覆盖的多个接合特征1072，其中接合特征1072与背面贯通衬底通孔105物理接触及电接触。接合介电层1071可以包括单一介电材料或包括不止一个介电子层。举例来说，可以在介电层106上形成介电子层1071a，并且在介电子层1071a上形成接合膜1071b。介电子层1071a及接合膜1071b的材料可以是或可以包括氧化硅、氮氧化硅、氮化硅、硼硅酸盐玻璃(borosilicate glass，bsg)、磷硅酸盐玻璃(phosphoric silicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、氟化硅酸盐玻璃(fluorinated silicate glass，fsg)、上述材料的组合及/或任何合适的介电材料。在一些实施例中，介电子层1071a及接合膜1071b是由不同的材料制成。应该注意的是，这里示出包括两个子层的接合介电层1071作为示例，子层的数量并不构成对本揭露范围的限制。
109.背面接合结构107的接合特征1072可以透过任何合适的形成工艺(例如光刻刻蚀、镶嵌等)来形成，并且可以使用合适的导电材料，例如铜、铝、金属合金、上述材料的组合等来形成。在一些实施例中，接合特征1072的形成涉及单镶嵌工艺，其中一次形成一个金属层。举例来说，可以使用图案化掩模层(未示出，例如光刻胶)在接合介电层1071中形成多个孔，其中图案化掩模层是形成在接合介电层1071上并且具有定义出孔的开口。接下来，可以使用导电材料填充接合介电层1071的孔，然后执行平坦化工艺(例如cmp、研磨、刻蚀等)来将接合介电层1071的主表面1071m上的过量材料去除，以形成接合特征1072。
110.在一些实施例中，接合特征1072的主表面1072m被接合介电层1071暴露出来，使其可以被接触，而且接合特征1072的主表面1072m可以与接合介电层1071的主表面1071m(例如接合膜1071b的顶表面)大体上齐平。在一些实施例中，各个接合特征1072具有从接合膜1071b到介电子层1071a在厚度方向上倾斜的侧壁。作为另一种选择，接合特征1072具有大体上垂直的侧壁。在一些实施例中，各个接合特征1072具有被接合膜1071b横向覆盖的顶部以及被介电子层1071a横向覆盖的底部。
111.继续参照图1d，接合特征1072藉由背面贯通衬底通孔105及内连线结构104电耦合至半导体组件102。举例来说，各个接合特征1072的底表面1072bs可以与对应的背面贯通衬底通孔105的主表面105m物理接触。在一些实施例中，各个接合特征1072的底表面1072bs是设置在对应的背面贯通衬底通孔105的主表面105m内。接合特征1072与下方的背面贯通衬底通孔105的接触面积可以等于接合特征1072的底表面1072bs的表面积。举例来说，各个接合特征1072的底表面1072bs的横向尺寸(例如宽度或直径)1072bw小于对应的背面贯通衬底通孔105的主表面105m的横向尺寸105mw。在一些实施例中，未连接至接合特征1072的各个背面贯通衬底通孔105的主表面105m的外围可以被介电子层1071a物理地覆盖。作为另一种选择，接合特征1072的横向尺寸1072bw可以大体上等于或大于对应的背面贯通衬底通孔105的横向尺寸105mw。
112.仍然参照图1d，背面接合结构107包括多个虚设特征1073，设置在介电层106上并且被接合介电层1071横向覆盖。虚设特征1073可以不具有电性功能，并且可以是电性浮置的。举例来说，各个虚设特征1073包括被接合膜1071b横向覆盖的顶部、被介电子层1071a横向覆盖的底部以及物理地连接至第二介电子层1062的底表面。虚设特征1073可以由导电材料，例如铜、铝、金属合金、上述材料的组合等来制成。在一些实施例中，虚设特征1073及接合特征1072是由相同材料制成，并且可以在同一步骤中形成。虚设特征1073的配置可以减轻与负载效应(loading effect)相关的不利影响，从而提高接合特征1072的临界尺寸的均匀性。举例来说，虚设特征1073可以提高整个背面接合结构107的金属密度及图案规则性。
113.虚设特征1073的主表面1073m可以被接合介电层1071暴露出来，使其可以被接触，而且虚设特征1073的主表面1073m与接合介电层1071的主表面1071m及接合特征1072的主表面1072m大体上齐平。在一些实施例中，虚设特征1073有助于与另一个半导体晶片(例如t5”)接合的工艺。这些主表面(例如1071m、1072m及1073m)可以被共同地视为半导体晶片t4”的背面接合表面bb4。作为另一种选择，可以省略虚设特征1073。另外，也可以针对本揭露的实施例的背面接合结构107进行多种变化及/或修改。
114.参照图1e，提供半导体晶片t5”，用以接合至半导体晶片t4”。举例来说，半导体晶片t5”包括在正面201f上形成有半导体组件202的半导体衬底201、形成在半导体衬底201的正面201f上并且电耦合至半导体组件202的内连线结构204以及形成在内连线结构204上的正面接合结构207。半导体晶片t5”可以(或可以不)包括形成在半导体衬底201的正面201f的隔离区域(未标记)。半导体晶片t5”的部分组件(例如半导体衬底201、半导体组件202及内连线结构204)可以类似于半导体晶片t4”的组件(例如半导体衬底101、半导体组件102及内连线结构104)。为了简洁起见，将不再重复描述这些组件。
115.在一些实施例中，正面接合结构207是形成在金属图案tm的主表面tms及介电层2042的主表面2042m上。正面接合结构207可以包括接合介电层2071及被接合介电层2071横向覆盖的多个接合特征2072。接合介电层2071可以包括形成在内连线结构204的介电层2042上的第一介电子层2071a。第二介电子层2071b、第三介电子层2071c及接合膜2071d可以依序地形成在第一介电子层2071a上。在一些实施例中，第二介电子层2071b包括具有与第一介电子层2071a及第三介电子层2071c不同性质的介电材料，例如氮化物或氮氧化物。在这种情况下，第二介电子层2071b可以作为刻蚀停止层。在一些实施例中，接合膜2071d具有与半导体晶片t4”的接合膜1071b类似的材料。应该注意的是，这里仅示出接合介电层2071的四个子层作为示例，接合介电层2071可以是单层或具有任意数量的子层。
116.继续参照图1e，正面接合结构207的各个接合特征2072可以包括接合通孔2072v及连接至接合通孔2072v的接合接点2072c。在一些实施例中，接合特征2072的主表面2072m被接合介电层2071暴露出来，使其可以被接触，而且接合特征2072的主表面2072m可以与接合介电层2071的主表面2071m大体上齐平。接合通孔2072v可以在内连线层2041的最外层与金属图案tm电接触及物理接触。在一些实施例中，与半导体晶片t5”的接合特征2072相比，半导体晶片t4”的各个接合特征1072仅具有与对应的背面贯通衬底通孔105直接接触的接合接点，并且省略了接合通孔。
117.继续参照图1e，同时参照图2a，接合特征2072的形成可以涉及双镶嵌工艺(例如先形成通孔的双镶嵌工艺或先形成沟槽的双镶嵌工艺)。举例来说，可以在内连线结构204上
依序形成多个介电材料，然后使用两个图案化掩模层(未示出，例如光刻胶)来去除部分的介电材料，其中一个图案化掩模层具有定义出通孔的开口，而另一个图案化掩模层具有定义出沟槽的开口，上述沟槽分别与个别通孔连通。举例来说，可以在第一介电子层2071a中形成通孔开口vo2，并且在第二介电子层2071b、第三介电子层2071c及接合膜2071d的堆叠中形成沟槽vo3。接下来，将阻障材料bm(例如类似于图1a中描述的阻障材料vb)形成在定义出个别通孔开口及沟槽的介电材料的内侧壁上，并且将阻障材料bm形成在被通孔开口及沟槽可接触地暴露出来的金属图案tm的部分上。接下来，可以在阻障材料bm上沉积导电材料cm(例如类似于图1a中描述的导电材料cc)，用以填充通孔开口及沟槽。可以选择性地沉积晶种材料(未示出)在阻障材料bm上，用以辅助导电材料cm的形成。随后，可以使用例如cmp、刻蚀或任何合适的技术来去除沟槽以外的导电材料cm及下方的阻障材料bm。应该注意的是，为了方便说明，其他附图中省略了阻障材料及晶种材料。
118.在一些实施例中，可以藉由相同的步骤并使用相同的材料来形成接合通孔2072v及上方的接合接点2072c。因此，在接合通孔2072v的顶表面与接合接点2072c的底表面之间可能没有形成可见的界面。在一些实施例中，接合通孔2072v具有渐缩侧壁。举例来说，接合通孔2072v从正面201f到背面201b在厚度方向上渐缩。在一些实施例中，各个接合特征2072的接合接点2072c具有大于对应的接合通孔2072v的尺寸。接合接点2072c可以具有沿着与接合通孔2072v相同的方向倾斜的渐缩侧壁。作为另一种选择，接合通孔2072v及/或接合接点2072c可具有大体上垂直的侧壁。
119.仍然参照图1e，正面接合结构207可以包括多个虚设特征2073，虚设特征2073不具有电性功能，并且可以电性浮置在半导体晶片t5”中。在一些实施例中，虚设特征2073在形成接合特征2072的接合接点2072c的相同步骤中形成，并且可以具有与接合接点2072c的截面轮廓相似的截面轮廓。虚设特征2073的主表面2073m可以与接合介电层2071的主表面2071m及接合特征2072的主表面2072m大体上齐平。这些主表面(例如2071m、2072m及2073m)可以被共同地视为半导体晶片t5”的正面接合表面fb5。
120.参照图1f，同时参照图2b所示的放大图，可以使用接合工艺将半导体晶片t4”及半导体晶片t5”垂直地耦合在一起以形成接合晶片t45”。如图2b的放大图所示，接合特征2072与接合特征1072之间的差异包括：接合特征2072具有接合通孔2072v，而接合特征1072不具有接合通孔。藉由省略接合特征1072中的接合通孔，可以减少用于形成接合特征的图案化掩模层的数量，并且可以简化工艺。
121.在一些实施例中，为了促进接合工艺，可以应用表面准备步骤(例如去除工艺、活化工艺、清洁工艺等)来准备半导体晶片t5”的正面接合表面fb5及半导体晶片t4”的背面接合表面bb4。应该理解的是，接合表面应尽可能清洁，从而在两个晶片之间形成高质量的接合。在一些实施例中，表面准备步骤是用于去除金属特征(例如1072、1073、2072及2073)上的一部分或全部氧化物材料。在表面准备步骤之后，可以将半导体晶片t5”的正面接合结构207的正面接合表面fb5接合到半导体晶片t4”的背面接合结构107的背面接合表面bb4。
122.可以藉由将半导体晶片t5”的接合特征2072与半导体晶片t4”的接合特征1072对准的方式来实现接合。半导体晶片t5”的虚设特征2073及接合介电层2071可以分别与半导体晶片t4”的虚设特征1073及接合介电层1071进行对准。应该理解的是，工艺偏差可能造成晶片对准上的偏移。在对准之后，可以将半导体晶片t5”放置在半导体晶片t4”上并与半导
体晶片t4”直接接触。当接合介电层2071的主表面2071m与接合介电层1071的主表面1071m物理接触时，这些接合介电层(1071及2071)被预先接合。在预先接合之后，接合特征2072及虚设特征2073可以分别与对应的接合特征1072及对应的虚设特征1073物理接触。
123.在一些实施例中，在预先接合半导体晶片(t4”及t5”)之后，可以进行用于介电接合及金属接合的处理，以在接合界面bi45处形成键结。这些键结可以包括介电质对介电质键结(例如氧化物对氧化物键结)及金属对金属键结(例如铜对铜键结)。在一些实施例中，也可以在接合界面bi45处形成金属对介电质键结(例如铜对氧化物键结)。在进行半导体晶片(t4”及t5”)的接合之后，接合特征(1072及2072)可以在接合晶片t45”中提供垂直及电连接。虚设特征(1073及2073)接合在一起，并且可以电性浮置在接合晶片t45”中。
124.参照图1g及图1h，可以去除临时载体50、临时黏着层51及牺牲层sl，而且也可以去除接合晶片t45”的边缘部分ep。举例来说，可以藉由任何合适的方法(例如研磨、刻蚀、剥离、上述方法的组合等)将临时载体50、临时黏着层51及牺牲层sl从半导体晶片t4”中去除，从而暴露出半导体晶片t4”的介电材料dm，使其可以被接触。在一些实施例中，可以将接合晶片t45”上下翻转以进行去除工艺，而半导体晶片t5”可以在这些工艺中提供支撑。由于半导体晶片t4”的半导体衬底101已经经过薄化处理，因此半导体晶片t5”的厚度th5可以比半导体晶片t4”的厚度th4厚。在一些实施例中，半导体晶片t5”的厚度th5在约500μm至约900μm的范围内，而半导体晶片t4”的厚度th4在约0.5μm至约10μm的范围内。
125.继续参照图1h，可以使用修整工艺(trimming process)来去除接合晶片t45”的边缘部分ep，以形成包括修整后的半导体晶片t4’及修整后的半导体晶片t5’的经修整的晶片t45’。在一些实施例中，修整工艺是在去除临时载体50、临时黏着层51及牺牲层sl的相同步骤中执行。修整工艺可以利用合适的手段(例如刻蚀、激光束、切割刀具等)来去除边缘部分ep。修整边缘部分ep的原因之一是为了去除缺陷区域。举例来说，在接合(及/或薄化)之后，在晶片边缘处可能会发生缺陷(例如碎裂、破裂、脱层等)，而这些缺陷可能导致随后的工艺效率低下或引起良率问题。这些缺陷可以藉由执行修整工艺以去除晶片边缘来进行处理。
126.在一些实施例中，在去除接合晶片t45”的边缘部分ep之后，经修整的晶片t45’沿着被修整且连续的侧壁45e具有凸缘45l。凸缘45l可以包括修整后的半导体晶片t5’的半导体衬底201的底缘。取决于修整深度，凸缘45l可包括在半导体衬底201上方的材料。作为另一种选择，可以去除接合晶片的所有边缘部分，使得经修整的晶片不具有凸缘。应该理解的是，修整深度及修整宽度可以根据要求进行调整，并不构成对本揭露范围的限制。
127.参照图1i及图2c的放大图，可以形成修整后的半导体晶片t4’的正面接合结构307，用来进一步耦合至另一个结构。举例来说，可以在接合通孔3072v上形成接合接点3072c，以形成被接合介电层3071横向覆盖的接合特征3072。在一些实施例中，由于已经形成了接合通孔3072v，所以接合接点3072c的形成涉及单镶嵌工艺。举例来说，可以去除部分的介电材料dm以形成多个沟槽vo4，这些沟槽vo4暴露出接合通孔3072v的顶表面3072vt，使其可以被接触。各个沟槽还可以暴露出围绕接合通孔3072v的顶表面3072vt的第一介电子层3071，使其可以被接触。在一些实施例中，可以藉由形成具有定义出沟槽vo4的开口的图案化掩模层(未示出，例如光刻胶)、刻蚀介电材料dm以及去除图案化掩模层来形成沟槽vo4。
128.应该理解的是，当形成具有定义出沟槽vo4的开口的图案化掩模层时，可以进行旋
涂工艺，以在经修整的晶片t45’上沉积一层掩模材料。旋涂工艺可能对掩模材料的沉积层产生离心力，这可能导致沉积的掩模材料以隆起(hump)的形式在围绕经修整的晶片t45’周围的修整边缘附近积聚。如果进行双镶嵌工艺在经修整的晶片上形成接合特征，则需要具有不同开口的两个图案化掩模层，其中这些开口定义出沟槽及通孔，因此，应当进行至少两次旋涂工艺以形成两层掩模材料。这可能导致必须进一步处理沉积有掩模材料层的经修整的晶片t45’周缘，以便去除所述的隆起。在本实施例中，已经在先前阶段形成了接合通孔3072v，因此，在此阶段，可以使用单镶嵌工艺在经修整的晶片t45’上形成接合特征3072的接合接点3072c。在单镶嵌工艺中，可以进行一次旋涂工艺以沉积掩模材料层。与双镶嵌工艺相比，在进行单镶嵌工艺期间所形成的隆起的厚度减小或是可以忽略不计，因此不需要进行额外的工艺来去除隆起。藉此，可以简化工艺并且缩短制造时间。
129.继续参照图1i及图2c，在介电材料dm包括多个子层的一些实施例中，在介电材料dm中形成沟槽vo4之后，形成接合介电层3071的第二介电子层3071b、第三介电子层3071c及接合膜3071d。举例来说，在形成图案化掩模层之前，可以在介电材料dm上依序沉积额外的介电材料(例如接合膜3071d的材料及/或第三介电子层3071c的材料)，然后在额外的介电材料上形成图案化掩模层，随后，对额外的介电材料及下方的介电材料dm进行刻蚀。在一些实施例中，第二介电子层3071b包括具有与第一介电子层3071a及第三介电子层3071c不同性质的介电材料，例如氮化物或氮氧化物。在这种情况下，第二介电子层3071b可以作为刻蚀停止层。在一些实施例中，接合膜3071d具有与背面接合结构107的接合膜1071b类似的材料。
130.仍然参照图2c的放大图，在形成沟槽vo4之后，可以沉积阻障材料cb作为沟槽vo4的底衬。举例来说，将阻障材料cb形成在介电堆叠的定义出各个沟槽vo4的内侧壁上，并且将阻障材料cb形成在被沟槽vo4可接触地暴露出来的对应接合通孔3072v的顶表面3072vt上。接下来，可以沉积导电材料cc以填充每个沟槽vo4。阻障材料cb及导电材料cc可以与接合通孔3072v的阻障材料vb及导电材料vc相同或相似。在一些实施例中，可以将晶种材料(未示出)沉积在阻障材料cb上，用以辅助导电材料cc的形成。随后，可以去除沟槽vo4以外的导电材料cc及阻障材料cb以形成接合接点3072c。应该注意的是，为了方便说明，其他附图中省略了阻障材料及晶种材料。如图2c所示，由于接合通孔3072v及上方的接合接点3072b是在分开的两个步骤中形成，所以阻障材料界面bmi在接合通孔3072v的顶部及接合接点3072b的底部之间。
131.继续参照图1i，正面接合结构307可以包括被接合介电层3071覆盖的多个虚设特征3073。举例来说，虚设特征3073不具有电性功能并且可以是电性浮置的。在一些实施例中，虚设特征3073在形成接合特征3072的接合接点3072c的相同步骤期间形成，并且可以具有与接合接点3072c的截面轮廓相似的截面轮廓。虚设特征3073的主表面3073m可以与接合介电层3071的主表面3071m及接合特征3072的主表面3072m大体上齐平。这些主表面(例如3071m、3072m及3073m)可以被共同地视为修整后的半导体晶片t4’的背面接合表面bb4。
132.参照图1j，并且继续参照图1i，提供包括管芯堆叠10d的半导体结构10。举例来说，管芯堆叠10d包括彼此堆叠且彼此电耦合的第一堆叠t123及第二堆叠t45。在一些实施例中，第一堆叠t123包括至少两层，并且在相邻的层之间形成接合界面bi。应该注意的是，第一堆叠t123中所包含的层的数量及接合界面bi的数量并不构成限制。第一堆叠t123中的接
合界面bi可以类似于第二堆叠t45的接合界面bi45，或者可以类似于本揭露中其他地方描述的其他接合界面。应该注意的是，关于第一堆叠t123的细节并未在图1j中示出，但是可以在与图6d有关的实施例说明中找到。举例来说，图6d所示的第一堆叠t123的层t3的背面接合结构107接合到正面接合结构307以形成接合界面bi34。作为另一种选择，第一堆叠t123可以本揭露中其他地方描述的其他管芯堆叠(例如图8b中所示的t123’)代替。
133.在一些实施例中，第一堆叠t123及第二堆叠t45是被分别制造，然后接合在一起。举例来说，第二堆叠t45是藉由切割图1i所示的经修整的晶片t45’来形成。在一些实施例中，在形成正面接合结构307之后，可将图1i中所得的结构耦合至另一个结构(例如图6c中所示的复合结构，具有接合结构的另一个半导体晶片等)。举例来说，可将修整后的半导体晶片t4’的正面接合结构307接合至另一个接合结构(例如本揭露中其他地方描述的背面接合结构或正面接合结构)以形成接合界面bi34。接下来，可以在接合晶片堆叠上方依序形成重分布结构10r及导电端子10t，以进行进一步的电连接。
134.继续参照图1i～1j，重分布结构10r可以包括钝化层10rd及形成在钝化层10rd中的多个导电通孔10rv及导电图案10rl。举例来说，钝化层10rd是形成在最顶层，其中修整后的半导体晶片t5’是作为最底层。最顶层可以包括至少一垂直连接(例如图8b所示的背面贯通衬底通孔205)，用于将管芯堆叠耦合至重分布结构10r(例如导电通孔10rv及导电图案10rl)。在一些实施例中，位于最顶层的导电图案10rl的至少一部分可以被钝化层10rd暴露出来，使其可被接触，而导电端子10t可形成在导电图案10rl的这些部分上以透过重分布结构10r电耦合至下方的管芯堆叠。导电端子10t可以是或可以包括微凸块、金属柱、受控塌陷芯片连接(controlled collapse chip connection，c4)凸块、化学镀镍钯浸金(electroless nickel-electroless palladium-immersion gold，enepig)形成的凸块等。
135.之后，可以进行单体化工艺以切穿重分布结构及下方的堆叠，从而形成多个半导体结构10。如图1j所示，半导体结构10的第二堆叠t45包括层t4及接合到层t4的层t5且在两者之间形成有接合界面bi45。由于层t5的正面接合结构207及层t4的背面接合结构107接合在一起，因此它们之间的接合界面bi45可以被视为正面至背面接合界面。如稍后将在本揭露中描述，可以对实施例做出多种变化及/或修改。
136.图3是示出根据一些实施例的包括正面至背面接合界面的半导体结构的剖面示意图。图3所示的半导体结构20可以类似于图1j所示的半导体结构10，并且可以用与形成半导体结构10类似的方式来形成半导体结构20。应该注意的是，以下将使用相同/相似的组件符号来标记相同/相似的部件。另外，为了简化说明，以下不重复描述相同/相似的部件。
137.参照图3，同时参照图1j，半导体结构20包括管芯堆叠20d、设置在管芯堆叠20d上的重分布结构10r以及设置在重分布结构10r上并透过重分布结构10r电耦合至管芯堆叠20d的导电端子10t。管芯堆叠20d包括第一堆叠t123及第二堆叠t445。应该理解的是，第一堆叠t123可以本揭露中其他地方描述的管芯堆叠代替。第二堆叠t445可以类似于图1j中所示的第二堆叠t45，但第二堆叠t445还包括插设在层t4及层t5之间的至少一个附加层t41。应该注意的是，层t41的数量取决于工艺及产品要求，并不构成对本揭露范围的限制。
138.在一些实施例中，第二堆叠t445的形成包括至少以下步骤。在将半导体晶片接合到半导体晶片t4”之后(例如类似于图1f中描述的工艺)，可以将半导体晶片的半导体衬底薄化，然后可以在薄化后的半导体衬底101中形成背面贯通衬底通孔105(例如类似于图1b
～1c中所描述的工艺)。接下来，可以在薄化后的半导体衬底及背面贯通衬底通孔105上形成背面接合结构107(例如类似于图1d中描述的工艺)。在一些实施例中，在形成背面接合结构107之后，可以将额外的半导体晶片接合至背面接合结构107。如果有需要，上述步骤可以执行数次。随后，去除掉临时载体，并修整接合的晶片(如图1g～1h所示)，然后可以形成正面接合结构307(例如类似于图1i中所描述的工艺)以产出所得的结构。下列工艺(例如接合至另一个晶片堆叠、形成重分布结构10r及导电端子10t以及单体化)可类似于图1j中描述的工艺。
139.图4a～4d是示出根据一些实施例的包括正面至背面接合界面的半导体结构的制造方法中各个阶段的剖面示意图，图5a是示出根据一些实施例的在图4b中描绘的虚线框d的放大剖面示意图，图5b～5c是示出根据一些实施例的在图4b中描绘的虚线框d中的变化的放大剖面示意图。除非另有说明，实施例中的组件与相同的组件基本上相同，在前面的段落描述的实施例中，使用相同的组件符号标记。
140.参照图4a，分别准备半导体晶片t51”及半导体晶片t42”以进行接合。半导体晶片t42”可以设置在临时载体50上，半导体晶片t42”的形成可以类似于图1a～1c中描述的工艺。在一些实施例中，半导体晶片t42”并不具有形成在金属图案tm上的接合通孔3072v。尽管根据一些实施例，接合通孔3072v可以在这个阶段形成，以在随后的工艺中形成正面接合结构。在省略了接合通孔3072v的一些实施例中，半导体晶片t42”的金属图案tm可以作为接合特征。另外，可以在金属图案tm旁边形成(或者不形成)多个虚设特征。半导体晶片t42”的接合通孔3072v及虚设特征以虚线示出，以表示它们可能存在也可能不存在。在一些实施例中，在这个阶段，金属图案tm(及虚设特征，如果存在的话)被埋设在介电层中以进行保护，其中覆盖金属图案tm的介电层可以在随后的接合工艺中作为接合介电层。
141.在一些实施例中，与图1d所示的结构相比，半导体晶片t42”不具有形成在半导体衬底101上方的背面接合结构(例如图1d所示的107)。在这种情况下，背面贯通衬底通孔105可以作为半导体晶片t42”的接合特征。在一些实施例中，在半导体衬底101上方的介电层106可以作为用于背面接合的接合介电层。举例来说，在第一介电子层1061上方的第二介电子层1062是接合膜(例如图1d中描述的1071b)。另外，可以选择性地在介电层106中形成多个虚设特征(未示出)，以进行随后的接合工艺。背面贯通衬底通孔105的主表面105m及介电层106的主表面106m大体上是齐平的，可以作为半导体晶片t42”的背面接合表面bb41。
142.半导体晶片t51”可以类似于图1e中的半导体晶片t5”。在一些实施例中，半导体晶片t51”包括位于内连线层2041最外层的金属图案tm(例如导电接垫)，其中金属图案tm可以作为正面接合结构507的接合特征5072。形成在金属图案tm旁边的虚设金属图案可以作为正面接合结构507的虚设特征5073。作为另一种选择，也可以省略虚设特征5073。在一些实施例中，可以在内连线结构204的介电层2042上形成正面接合结构507的接合介电层5071，以横向覆盖接合特征5072及虚设特征5073。接合介电层5071可以是或可以包括如图1e中所描述的接合膜。在一些实施例中，接合介电层5071包括一个以上的子层，以覆盖虚设特征5073及接合特征5072的整个侧壁。在一些实施例中，接合特征5072的主表面5072m被接合介电层5071暴露出来，使其可以被接触，而且接合特征5072的主表面5072m可以与接合介电层5071的主表面5071m大体上齐平。虚设特征5073的主表面5073m可以与接合介电层5071的主表面5071m及接合特征5072的主表面5072m大体上齐平。这些主表面(例如5071m、5072m及
5073m)可以被共同地视为半导体晶片t51”的正面接合表面fb51。
143.参照图4b，半导体晶片t51”可以接合至半导体晶片t42”以形成接合晶片t451”。举例来说，可以将半导体晶片t51的正面接合表面fb51接合至半导体晶片t42”的背面接合表面bb4。位于接合界面bi451的键结可以包括介电质对介电质键结(例如氧化物对氧化物键结)及金属对金属键结(例如铜对铜键结)。在一些实施例中，还可以在接合界面bi451形成金属对介电质键结(例如铜对氧化物键结)。接合工艺可以类似于图1f中描述的工艺，因此，为了简洁起见，将不再重复描述该工艺的细节。在接合之后，各个背面贯通衬底通孔105包括一端落在金属图案m0上，以及相对的一端接合至金属图案tm(即接合特征5072)。
144.继续参照图4b，同时参照图5a～5c的放大图，半导体晶片t51”的金属图案tm与半导体晶片t42”的各个背面贯通衬底通孔105直接接触，其中金属图案tm及背面贯通衬底通孔105作为接合特征，以在接合晶片t451”中提供垂直及电连接。如图5a所示，接合特征5072的主表面5072m的横向尺寸(例如宽度或直径)tmw大于背面贯通衬底通孔105的主表面105m的横向尺寸105mw。在这种情况下，接合界面bi451处的接合特征(5072及105)的接触面积等于背面贯通衬底通孔105的主表面105m的表面积。另外，可以进行多种变化及/或修改。
145.如图5b所示，接合特征5072’的主表面5072m’的横向尺寸tmw1小于背面贯通衬底通孔105的主表面105m的横向尺寸105mw。在这种情况下，接合界面bi451处的接合特征的接触面积等于接合特征5072’的主表面5072m’的表面积。作为另一种选择，如图5c所示，接合特征5072”的主表面5072m”的横向尺寸tmw2大体上等于背面贯通衬底通孔105的主表面105m的横向尺寸105mw。在这种情况下，接合界面bi451处的接合特征的接触面积等于接合特征5072”的主表面5072m”的表面积及背面贯通衬底通孔105的主表面105m的表面积。
146.参照图4c，同时继续参照图4b，可以去除临时载体50及冗余的介电材料，并且可以修整接合晶片的边缘部分ep以形成经修整的晶片t451’。经修整的晶片t451’可以包括修整后的半导体晶片t42’及修整后的半导体晶片t51’。修整后的半导体晶片t42’的金属图案tm可以被接合介电层1071’暴露出来，使其可以被接触。举例来说，在移除临时载体50及冗余的介电材料的过程中，覆盖金属图案tm(以及虚设金属图案，如果存在的话)的介电材料也可以被移除/平坦化，直到金属图案tm被暴露出来以进行接合。在接合通孔3072v是在先前阶段形成在金属图案tm上的一些实施例中，可以将正面接合结构(例如307)形成在修整后的半导体晶片t42’上，以用于进一步连接。在一些实施例中，修整工艺是在同一个步骤中执行，以形成半导体衬底201的凸缘45l。临时载体50及冗余的介电材料的去除可以类似于图1g中描述的工艺，而修整工艺可以类似于图1h中描述的工艺。
147.参照图4d，提供包括管芯堆叠30d的半导体结构30。举例来说，管芯堆叠30d包括接合至第二堆叠t451的第一堆叠t123’。第一堆叠t123’可以类似于图8b中所示的第一堆叠t123’，或者可以用本揭露中其他地方描述的其他管芯堆叠代替。第二堆叠t451可以包括透过单体化经修整的晶片t451’而形成的层(t42及t51)。半导体结构30的形成工艺可以类似于图1j中描述的半导体结构10的形成工艺。举例来说，可以将经修整的晶片t451’接合至另一个晶片堆叠，并且随后形成重分布结构10r及导电端子10t。之后，进行单体化工艺以形成多个半导体结构30。另外，可以对本揭露的实施例做出多种变化及/或修改。举例来说，第二堆叠t451包括两个以上的层，其中可以将附加层(例如图1j中的层t42、层t4或其他地方描述的其他层)堆叠并接合到层t42上。另外，也可以根据产品要求进行其他配置。
148.图6a～6d是示出根据一些实施例的包括正面至正面接合界面的半导体结构的制造方法中各个阶段的剖面示意图，图7是示出根据一些实施例的在图6a中描绘的虚线框e的放大剖面示意图。除非另有说明，在所有附图中，相同的组件符号将用来表示相同的组件。
149.参照图6a，两个半导体晶片(t1’及t2’)以正面至正面的方式接合在一起。举例来说，各个半导体晶片(t1’及t2’)包括形成在半导体衬底201’上的内连线结构204’及形成在内连线结构204’上的正面接合结构207’。半导体衬底201’、内连线结构204’及正面接合结构207’可以类似于在图1e中描述的半导体晶片t5的半导体衬底201、内连线结构204及正面接合结构207。在接合工艺中，可以将半导体晶片(t1’及t2’)的正面接合结构207’对准并接合在一起，其中上述接合工艺可以类似于图1f中描述的工艺。尽管根据其他实施例，其中一个半导体晶片可以贴附至临时载体上，但是在接合工艺中用于支撑的临时载体可能不是必要的。
150.继续参照图6a，同时参照图7，在图7的放大图中的接合特征2072类似于图2a中所示的接合特征2072，因此，为了简洁起见，将不再重复描述其细节。如图7所示，将分别位于半导体晶片(t1’及t2’)中的接合介电层2071接合在一起，并且可以在接合界面bi12处形成介电质对介电质键结(例如氧化物对氧化物键结)。接合特征2072垂直接合在一起以形成金属对金属键结(例如铜对铜键结)，并提供半导体晶片(t1’及t2’)之间的电连接。接合的虚设特征2073可以是电性浮置的。
151.参照图6b，可以使半导体晶片t2’的半导体衬底201’薄化，然后可以在薄化后的半导体衬底201’中形成背面贯通衬底通孔105。随后，可以在薄化后的半导体衬底201’上形成包括被接合介电层1071横向覆盖的接合特征1072及虚设特征1073的背面接合结构107。背面贯通衬底通孔105及背面接合结构107的背面薄化工艺及形成工艺可以类似于图1b～1d中描述的工艺，因此，为了简洁起见，此处将省略详细描述。在一些实施例中，在接合之后，进行修整工艺(例如类似于图1h中描述的工艺)以去除边缘部分ep。在进行修整之后，可以在经修整的晶片t12’上形成背面接合结构107。
152.参照图6c，可以将额外的半导体晶片t3’堆叠在半导体晶片t2’上并接合至半导体晶片t2’。在一些实施例中，半导体晶片t3’是以正面至背面的方式接合到半导体晶片t2’。举例来说，可以将半导体晶片t3’的正面接合结构207接合至半导体晶片t2’的背面接合结构107，上述接合工艺可以类似于图1f中描述的工艺。虚线框b中的放大图可以参照与图2b有关的描述，这里不再重复描述其细节。在一些实施例中，半导体晶片t3’还包括形成在半导体衬底201’上方的背面接合结构107，用于接合至另一个半导体晶片(例如t3’)或晶片堆叠(例如在图1i中示出的经修整的晶片t45’或在图4c中示出的经修整的晶片t451’)。在一些实施例中，一开始是提供没有修整边缘的半导体晶片t3’，在将半导体晶片t3’接合至经修整的晶片t12’的半导体晶片t2’之后，可以修整半导体晶片t3’以形成修整后的连续的侧壁123e。在一些实施例中，可以在进行修整之后形成半导体晶片t3’的背面接合结构107。作为另一种选择，可以省略半导体晶片t3’。
153.参照图6d，同时继续参照图6c，提供包括管芯堆叠40d的半导体结构40。管芯堆叠40d可以包括第一堆叠t123及耦合至第一堆叠t123的第二堆叠t450。第二堆叠t450可以是图1j所示的第二堆叠t45，或者可以被图3所示的第二堆叠t445或图4d所示的第二堆叠t451代替。应该理解的是，这里仅示出包括三层(t1、t2及t3)的第一堆叠t123作为示例，第一堆
叠中所包括的层的数量并不构成对本揭露范围的限制。举例来说，在形成如图6c所示的晶片堆叠之后，可以将此晶片堆叠与另一个晶片堆叠(例如图1i所示的经修整的晶片t45’或图4c所示的经修整的晶片t451’)以正面至背面(或背面至正面)的方式接合。接下来，可以在半导体晶片t1’的半导体衬底中形成背面贯通衬底通孔205。背面贯通衬底通孔205的形成可以类似于图1c中描述的背面贯通衬底通孔105。另外，重分布结构10r及导电端子10t可以依序地形成在半导体晶片t1’上方，其中导电端子10t是透过重分布结构10r电连接至背面贯通衬底通孔205。之后，可以进行单体化工艺，以形成多个半导体结构40。
154.图8a～8b是示出根据一些实施例的包括正面至正面接合界面的半导体结构的制造方法中各个阶段的剖面示意图。图8a～8b所示的制造方法可以类似于图6a～6d所示的制造方法。除非另有说明，在所有附图中，相同的组件符号将用来表示相同的组件。
155.参照图8a，将半导体晶片(t1’及t2’)接合在一起，并且在半导体晶片t2’的薄化后的半导体衬底201’中形成背面贯通衬底通孔105。与图6b所示的接合晶片相比，背面接合结构107并未形成在半导体晶片t2’的薄化后的半导体衬底201’上，而且在本实施例中可以被省略。举例来说，可以将作为半导体晶片t2’的接合特征的背面贯通衬底通孔105直接接合至半导体晶片t3’的正面接合结构507的接合特征5072，其中位于内连线层的最顶层的金属图案tm(例如导电接垫)可以作为接合特征。另外，可以将半导体晶片t2’的介电层106接合至半导体晶片t3’的正面接合结构507的接合介电层5071。半导体晶片t3”的虚设特征5073可以选择性地形成在接合介电层5071中。
156.关于上述接合的细节可以在与图4a～4b有关的实施例描述中找到。虚线框d中的放大图可以参照与图5a有关的描述(或者可以用图5b或图5c所示的结构代替)，因此不再赘述。半导体晶片t3”可以包括形成在薄化后的半导体晶片201’中的背面贯通衬底通孔105，类似地，半导体晶片t3”的背面贯通衬底通孔105可以作为用于接合至另一个半导体晶片(例如t3”)或晶片堆叠(例如图4c所示的t451’)的接合特征。作为另一种选择，可以省略半导体晶片t3”。
157.参照图8b，提供包括管芯堆叠45d的半导体结构45。包括第一堆叠t123’及第二堆叠t450的管芯堆叠45d可以类似于图6d中所示的管芯堆叠40d，不过第一堆叠t123’包括层t21的背面贯通衬底通孔105，而作为接合特征的层t31的金属图案tm则是物理地接合在一起。应该理解的是，这里仅示出包括三层(t1、t21及t31)的第一堆叠t123’作为示例，第一堆叠t123’中所包括的层的数量并不构成对本揭露范围的限制。
158.图9是示出根据一些实施例的半导体结构的应用的剖面示意图。参照图9，提供半导体封装件sp1，其包括第一封装组件sp11及设置在第一封装组件sp11上方的第二封装组件sp12。第一封装组件sp11可以是或可以包括中介物、封装衬底、印刷配线板、印刷电路板(printed circuit board，pcb)及/或能够承载集成电路的其他载体。安装在第一封装组件sp11上的第二封装组件sp12可以是或可以包括逻辑管芯、存储管芯、上述的组合等。第二封装组件sp12可以类似于图1j、3、4d及6d中描述的任何一种半导体结构。在一些实施例中，可以并排设置不止一个半导体结构(例如上述半导体结构的任何组合)，并透过多个外部端子sp13将这些半导体结构电耦合至第一封装组件sp11。在一些实施例中，外部端子sp13可以是上述的导电端子10t。作为另一种选择，外部端子sp13可以是尺寸大于导电端子10t的端子(例如c4凸块、焊球或bga球等)，并且可以在外部端子sp13上进行回焊工艺以将第二封装
组件sp12耦合至第一封装组件sp11。
159.上述半导体结构可以是集成扇出型封装(integrated-fan-out package)、衬底上晶片上芯片封装(chip-on-wafer-on-substrate package)、晶片上芯片封装(chip-on-wafer package)等，或是其一部分。举例来说，第二封装组件sp12是集成扇出型封装，其包括由模制层(未示出)包封的至少一个半导体结构(例如上述半导体结构的任何一种或任何组合)。第二封装组件sp12可以进一步包括形成在模制层及半导体结构上的扇出型重分布结构(未示出)，其中扇出型重分布结构可以透过导电端子10t电耦合至半导体结构。第二封装组件sp12的外部端子sp13可以形成在扇出型重分布结构上，以提供第一封装组件sp11及半导体结构之间的垂直及电连接。另外，可以使用其他封装技术来形成半导体封装件sp1。半导体封装件sp1可以是用于诸如计算机(例如高性能计算机)、与人工智能系统一起使用的计算设备、无线通信设备、计算机相关周边设备、娱乐设备等的电子系统的一部分。应该注意的是，上述也适用于其他电子应用。
160.图10是示出根据一些实施例的用于制造半导体结构的方法的流程图。应该理解的是，尽管以下将方法1000描述为一系列的步骤，这些步骤的顺序不应该解读为本揭露范围的限制。举例来说，某些步骤可以用不同的顺序进行及/或与本文中所绘示及/或描述的步骤不同的其他步骤同时发生。此外，实现本文中所描述的一个或多个面向或实施例可能不需要所有的步骤。另外，本文中所描述的一个或多个步骤可以在一个或多个单独的动作及/或阶段进行。
161.参照图10，在步骤1101中，将第四半导体晶片与第五半导体晶片以正面至背面的方式接合在一起。举例来说，将第五半导体晶片的正面接合结构接合至第四半导体晶片的背面接合结构。图1a～1f(或图4a～4b)示出了对应于步骤1101的一些实施例。在步骤1102中，在接合第四半导体晶片与第五半导体晶片之后，修整接合的晶片以去除边缘部分。举例来说，图1g～1h(或图4c)示出了对应于步骤1102的一些实施例。在步骤1103中，在修整接合的晶片之后，在晶片堆叠的第四半导体晶片上形成正面接合结构以进行进一步连接。举例来说，图1i示出了对应于步骤1102的一些实施例。在一些实施例中，可以省略步骤1103。由于步骤1103不是必须的，因此在图10中以虚线描绘步骤1103。
162.在步骤1201～1202，将第一半导体晶片与第二半导体晶片以正面至正面的方式接合在一起。举例来说，接合第一半导体晶片与第二半导体晶片的正面接合结构以形成晶片堆叠。在一些实施例中，在进行接合之后，可以进行修整工艺以去除接合晶片的边缘部分。图6a～6b示出了对应于步骤1101的一些实施例。接下来，以正面至背面的方式将第三半导体晶片接合至第二半导体晶片。图6c(或图8a)示出了对应于步骤1102的一些实施例。在一些实施例中，可以省略第三半导体晶片。
163.在步骤1301、1302及1303中，将第三半导体晶片与第四半导体晶片以正面至背面的方式接合在一起。举例来说，将第三半导体晶片的背面接合结构及第四半导体晶片的正面接合结构接合，以使两个晶片堆叠耦合在一起，其中第五半导体晶片可以是接合晶片堆叠中最底层的晶片，而第一半导体晶片可以是接合晶片堆叠中最顶层的晶片，以进行进一步的电连接。接下来，在第一半导体晶片上形成外部连接。举例来说，可以将背面贯通衬底通孔205、重分布结构10r及导电端子10t(例如图8b所示)形成在第一半导体晶片的背面上。之后，进行单体化步骤以切穿重分布结构10r及下方的接合晶片堆叠，从而形成多个半导体
结构(例如图1j、3、4d、6d及8b)。举例来说，半导体结构可以用于形成如图9所示的半导体封装件。
164.根据一些实施例，半导体结构包括顶层、底层及中间层。底层包括在第一半导体衬底上方的第一内连线结构以及在第一内连线结构上方的第一正面接合结构。中间层插设在顶层与底层之间并电耦合至顶层及底层。中间层包括在第二半导体衬底上方的第二内连线结构、插设在顶层与第二内连线结构之间的第二正面接合结构以及插设在第二半导体衬底与底层的第一正面接合结构之间的背面接合结构。第二正面接合结构的第一接合特征包括与第二内连线结构接触的第一接合通孔、在第一接合通孔上方的第一接合接点以及位于第一接合接点的底部与第一接合通孔的顶部之间的阻障层界面。
165.在一些实施例中，中间层还包括第一贯通衬底通孔，第一贯通衬底通孔延伸穿过所述第二半导体衬底，所述第一贯通衬底通孔包括第一表面及第二表面，所述第一表面连接至所述背面接合结构，所述第二表面连接至所述第二内连线结构，其中所述第一表面比所述第二表面宽。在一些实施例中，所述底层的所述第一正面接合结构包括第二接合特征，所述第二接合特征包括第二接合通孔及第二接合接点，其中所述第二接合通孔与所述第一内连线结构接触，所述第二接合接点在所述第二接合通孔上方，所述中间层的所述背面接合结构包括第三接合接点，所述第三接合接点与所述中间层的第一贯通衬底通孔及所述底层的所述第二接合接点直接接触。在一些实施例中，连接至所述中间层的所述第一贯通衬底通孔的表面的所述中间层的所述背面接合结构的所述第三接合接点的表面具有第一横向尺寸，所述第一横向尺寸小于所述中间层的所述第一贯通衬底通孔的所述表面的第二横向尺寸。在一些实施例中，所述底层的所述第一正面接合结构包括第一虚设特征，所述中间层的所述背面接合结构包括第二虚设特征，所述第二虚设特征接合至所述底层的所述第一虚设特征并且为电性浮置。在一些实施例中，所述底层的所述第一正面接合结构及所述中间层的所述背面接合结构的接合界面包括金属对金属键结及介电质对介电质键结。在一些实施例中，所述顶层包括第三内连线结构、第三正面接合结构及第二贯通衬底通孔，第三内连线结构于第三半导体衬底下方，第三正面接合结构在所述第三内连线结构下方并面向所述中间层，第二贯通衬底通孔延伸穿过所述第三半导体衬底以耦合至所述第三内连线结构，其中从所述第三半导体衬底突出的所述第二贯通衬底通孔的一部分在剖视图中包括弯曲侧壁。
166.根据一些实施例，半导体结构包括第一堆叠以及在第一堆叠下方并电耦合至第一堆叠的第二堆叠。第二堆叠包括第一层及第二层，其中第二层插设在第一堆叠与第一层之间并电耦合至第一堆叠及第一层。第一层包括在第一半导体衬底上方的第一内连线结构。第二层包括在第二半导体衬底上方的第二内连线结构以及延伸穿过第二半导体衬底的第一贯通衬底通孔。第一贯通衬底通孔包括第一端及第二端，其中第一端接合至第一层的第一内连线结构的第一金属图案，而第二端落在第二内连线结构的第二金属图案上。
167.在一些实施例中，所述第一层的所述第一金属图案的第一横向尺寸大于所述第二层的所述第一贯通衬底通孔的所述第一端的第二横向尺寸。在一些实施例中，所述第一层还包括第一接合介电层，第一接合介电层横向覆盖所述第一内连线结构的所述第一金属图案，其中所述第一接合介电层的主表面及所述第一金属图案的主表面大体上齐平。在一些实施例中，所述第二层还包括第二接合介电层，第二接合介电层在所述第二半导体衬底下
方并横向覆盖从所述第二半导体衬底突出的所述第一贯通衬底通孔的一部分，其中所述第二接合介电层的主表面及所述第一贯通衬底通孔的所述第一端的主表面大体上齐平。在一些实施例中，所述第一贯通衬底通孔的所述部分包括渐缩侧壁，所述渐缩侧壁在剖视图中具有弯曲形状。在一些实施例中，所述第一层及所述第二层的接合界面包括金属对金属键结及介电质对介电质键结。在一些实施例中，所述第一堆叠包括中间层及最外层，中间层包括设置在所述第二堆叠之上的第三半导体衬底、在所述第三半导体衬底上方的第三内连线结构以及在所述第三内连线结构上方的第一正面接合结构，最外层包括在所述中间层的所述第一正面接合结构上方并接合至所述中间层的所述第一正面接合结构的第二正面接合结构、在所述第二正面接合结构上方的第四内连线结构以及在所述第四内连线结构上方的第四半导体衬底。
168.根据一些实施例，半导体结构的制造方法包括至少以下步骤。提供第一半导体晶片，其中第一半导体晶片包括在第一半导体衬底上方的背面接合结构、在第一半导体衬底下方的第一内连线结构以及连接至第一内连线结构的内连线层的接合通孔。将第二半导体晶片接合至第一半导体晶片以形成接合晶片，其中第二半导体晶片包括第二半导体衬底、接合至第一半导体晶片的背面接合结构的第一正面接合结构以及插设在第二半导体衬底与第一正面接合结构之间的第二内连线结构。对接合晶片进行修整。在进行去除之后，在第一半导体晶片的接合通孔上形成接合接点，以形成第一半导体晶片的第二正面接合结构。
169.在一些实施例中，提供所述第一半导体晶片的步骤包括薄化所述第一半导体衬底，然后在所述第一半导体衬底中形成贯通衬底通孔，以电耦合至所述第一内连线结构；在位于所述第一半导体衬底上方的接合介电材料中形成孔，以形成接合介电层，所述接合介电层暴露出所述贯通衬底通孔的至少一部分，使其可以被接触；以及在所述接合介电层的所述孔中形成导电材料，以在所述贯通衬底通孔上形成所述背面接合结构的接合特征。在一些实施例中，将所述第二半导体晶片接合至所述第一半导体晶片的步骤包括在所述第二半导体晶片的所述第一正面接合结构及所述第一半导体晶片的所述背面接合结构的接合界面形成介电质对介电质键结及金属对金属键结。在一些实施例中，在所述接合通孔上形成所述接合接点的步骤包括：在所述第一内连线结构上方形成具有开口的接合介电层，其中所述开口暴露出所述接合通孔，使其可以被接触；形成阻障材料，作为所述开口的底衬并接触所述接合通孔的被暴露出的表面；以及在所述阻障材料上形成导电材料，以填充所述开口。在一些实施例中，制造方法还包括在进行接合之前，将所述第一半导体晶片贴附至临时载体，其中在进行修整的过程中将所述临时载体去除。在一些实施例中，制造方法还包括将晶片堆叠接合至所述第一半导体晶片的所述第二正面接合结构以及进行单体化步骤以形成半导体结构。
170.以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。